close

Вход

Забыли?

вход по аккаунту

?

PL163187B1

код для вставкиСкачать
RZECZPOSPOLITA
POLSKA
(12) OPIS PATENTOWY (19)PL (11)163187
(13) B1
(21) Numer zgłoszenia:
287823
(51) IntCl5:
G06F 13/14
Urząd Patentowy
Rzeczypospolitej Polskiej
(54)
(43)
(22) Data zgłoszenia:
16.11.1990
PL 163187 B1
(57)
Opis patentowy
przedrukowano ze względu
na zauważone błędy
Układ dostępu procesora nadrzędnego do wspólnych zasobów
(73)Uprawniony z patentu:
Zgłoszenie ogłoszono:
01.06.1992 BUP 11/92
(45)
G06F 15/16
O udzieleniu patentu ogłoszono:
28.02.1994 WUP 02/94
Układ dostępu procesora nadrzędnego do wspólnych zasobów, w którym jeden procesor nadrzędny
połączony jest z blokiem dostępu nadrzędnego, a każdy
z n procesorów podrzędnych połączony jest z jednym z
n bloków dostępu podrzędnego, przy czym każdy z
procesorów połączonyjest z własnym blokiem sprzężeń,
znamienny tym, że blok dostępu nadrzędnego (UDo)
stanowi bezpośrednie połączenie linii sygnału żądania
dostępu (BRo) do wspólnych zasobów procesora nadrzędnego (Po) z linią sygnału włączenia (BEo) dołączoną
do bloku sprzężeń (USo) procesora nadrzędnego, natomiast każdy i-ty blok dostępu podrzędnego (UDO)zawiera
jeden element logiczny typu NAND (NANDi) i drugi
element logiczny typu NOR (NORi) lub równoważne
logicznie, do których pierwszych wejść dołączona jest
linia sygnału żądania dostępu do wspólnych zasobów
(BRo) procesora nadrzędnego (P0), natomiast do drugiego wejścia drugiego elementu logicznego (NORi) dołączona jest linia sygnału żądania dostępu do wspólnych
zasobów (BRi) i tego procesora (Pi), która jednocześnie
dołączona jest poprzez trzeci element logiczny typu NOT
(NOTi) lub równoważny logicznie, do drugiego wejścia
pierwszego elementu logicznego (NANDi). którego wyjście połączone jest linią sygnału włączenia (BEi) z i-tym
blokiem sprzężeń (USi), natom iast wyjście drugiego elementu logicznego (NORi) połączone jest linią sygnału
kolizji dostępu (CAi) z i-tym procesorem (Pi).
Politechnika Gdańska, Gdańsk, PL
(72)
Twórca wynalazku:
Andrzej Lenart, Gdańsk, PL
Fig 2
Układ dostępu procesora nadrzędnego do wspólnych zasobów
Zastrzeżenie
patentowe
Układ dostępu procesora nadrzędnego do wspólnych zasobów, w którym jeden procesor
nadrzędny połączony jest z blokiem dostępu nadrzędnego, a każdy z n procesorów podrzędnych
połączony jest z jednym z n bloków dostępu podrzędnego, przy czym każdy z procesorów
połączony jest z własnym blokiem sprzężeń, znamienny tym, że blok dostępu nadrzędnego
(U D 0) stanowi bezpośrednie połączenie linii sygnału żądania dostępu (BRo) do wspólnych
zasobów procesora nadrzędnego (P0) z linią sygnału, włączenia (BE0) dołączoną do bloku
sprzężeń (US0) procesora nadrzędnego, natomiast każdy i-ty blok dostępu podrzędnego (UD,)
zawiera jeden element logiczny typu NAND (N AN D i) i drugi element logiczny typu NOR
(NORO lub równoważne logicznie, do których pierwszych wejść dołączona jest linia sygnału
żądania dostępu do wspólnych zasobów (BRo) procesora nadrzędnego (P0), natomiast do
drugiego wejścia drugiego elementu logicznego (NORi) dołączona jest linia sygnału żądania
dostępu do wspólnych zasobów (BRi) i-tego procesora (Pi), która jednocześnie dołączona jest
poprzez trzeci element logiczny typu NOT (NO Ti) lub równoważny logicznie, do drugiego
wejścia pierwszego elementu logicznego (NANDi), którego wyjście połączone jest linią sygnału
włączenia (BEi) z i-tym blokiem sprzężeń (USi), natomiast wyjście drugiego elementu logicznego (NORi) połączone jest linią sygnału kolizji dostępu (CAi) z i-tym procesorem (Pi).
*
*
*
Przedmiotem wynalazku jest układ dostępu procesora nadrzędnego do wspólnych zasobów. Znajduje on zastosowanie w systemach wieloprocesorowych, w których praca procesora
nadrzędnego nie może być wstrzymywana przez dostęp procesorów podrzędnych do wspólnych
zasobów. Pojęcie procesora nadrzędnego i podrzędnego może być rozszerzone na większą liczbę
procesorów, o ile w ramach każdej klasy będą stosowane układy dostępu równorzędnego lub
priorytetowego.
Znane są układy dostępu procesorów do wspólnych zasobów, w których każdy z procesorów połączony jest z własnym blokiem dostępu oraz poprzez własny blok sprzężeń z magistralą,
do której dołączone są wspólne zasoby. Są to rozwiązania dostępu priorytetowego, w których
nawet dostęp procesora nadrzędnego, o najwyższym priorytecie, może być opóźniony przez
dostęp innych procesorów do wspólnych zasobów.
Układ dostępu procesora nadrzędnego do wspólnych zasobów według wynalazku, w
którym jeden procesor nadrzędny połączony jest z blokiem dostępu nadrzędnego, a każdy z n
procesorów podrzędnych połączony jest z jednym z n bloków dostępu podrzędnego, przy czym
każdy z procesorów połączony jest z własnym blokiem sprzężeń, charakteryzuje się tym, że blok
dostępu nadrzędnego stanowi bezpośrednie połączenie linii sygnału dostępu do wspólnych
zasobów procesora nadrzędnego z linią sygnału włączenia dołączoną do bloku procesora
nadrzędnego. Natomiast każdy i-ty blok dostępu podrzędnego zawiera jeden element logiczny
typu NAND i drugi element logiczny typu NOR lub równoważne logicznie, do których
pierwszych wejść dołączona jest linia sygnału żądania dostępu do wspólnych zasobów procesora
nadrzędnego. Do drugiego wejścia drugiego elementu logicznego dołączona jest linia sygnału
żądania dostępu do wspólnych zasobów i-tego procesora, która jednocześnie dołączona jest
poprzez trzeci element logiczny typu NOT lub równoważny, do drugiego wejścia pierwszego
elementu logicznego. Wyjście pierwszego elementu logicznego połączone jest linią sygnału
włączenia z i-tym blokiem sprzężeń, natomiast wyjście drugiego elementu logicznego połączone
jest linią sygnału kolizji dostępu z i-tym procesorem.
Układ według wynalazku jest prostym, kombinacyjnym układem dostępu zapewniającym
natychmiastowy dostęp procesora nadrzędnego do wspólnych zasobów. Dodatkową zaletą
166 187
3
układu jest generowanie sygnału kolizji dostępu, gdy dostęp procesora nadrzędnego dokonywany jest w czasie dostępu procesora podrzędnego lub odwrotnie. Sygnał ten może być wykorzystany np. w procesorze podrzędnym do generowania przerwania, podczas obsługi którego
powtarzany jest odstęp kolizyjny.
Wynalazek jest bliżej objaśniony na przykładzie wykonania pokazanym na rysunku, na
którym fig. 1 przedstawia ogólny blokowy schemat układu z jednym procesorem nadrzędnym i
n procesorami podrzędnymi, a fig.2 przedstawia schemat i-tego bloku dostępu w połączeniu z
blokiem dostępu procesora nadrzędnego.
Układ zawiera jeden procesor nadrzędny P 0 połączony z blokiem dostępu nadrzędnego
UD 0 i blokiem sprzężeń US 0 procesora nadrzędnego oraz n procesorów podrzędnych Pi, Pn, z
których każdy połączony jest z jednym z n bloków dostępu podrzędnego UDi, UDn z własnym
blokiem sprzężeń USi, US„. Wszystkie bloki sprzężeń US0, USi, USn dołączone są do wspólnej
magistrali połączonej ze wspólną pamięcią i wspólnymi urządzeniami wejścia i wyjścia. Blok
dostępu nadrzędnego UD 0 stanowi bezpośrednie połączenie linii sygnału żądania dostępu BR0
do wspólnych zasobów procesora nadrzędnego, z linią sygnału włączenia BE0 dołączoną do
bloku sprzężeń US 0 procesora nadrzędnego. Każdy i-ty blok dostępu podrzędnego UDi natomiast
zawiera trzy elementy logiczne NANDi, NORi, NOTi, z których pierwszy jest dwuwejściową
bramką NAND, drugi dwuwejściową bramką NOR, a trzeci realizuje negację sygnału.
Do pierwszego wejścia pierwszego i drugiego elementu logicznego NANDi, NORi, w
każdym bloku dostępu podrzędnego UD,, dołączona jest linia sygnału żądania dostępu BRo do
wspólnych zasobów procesora nadrzędnego. Do drugiego wejścia drugiego elementu logicznego
NORi dołączona jest linia sygnału żądania dostępu do wspólnych zasobów BRi i-tego procesora
Pi, która jednocześnie dołączona jest do drugiego wejścia pierwszego elementu logicznego
NANDi poprzez trzeci element logiczny NOTi. Wyjście pierwszego elementu logicznego
NANDi połączone jest linią sygnału włączenia BEi z i-tym blokiem sprzężeń USi, natomiast
wyjście drugiego elementu logicznego NORi połączone jest linią sygnału kolizji dostępu CAi z
i-tym procesorem Pi. W analogiczny sposób do n-tego bloku dostępu podrzędnego UDn doprowadzona jest linia sygnału żądania dostępu BRo procesora nadrzędnego oraz linia sygnału
żądania dostępu B R n n-tego procesora podrzędnego Pn, a z bloku tego wyprowadzona jest do
n-tego bloku sprzężeń USn odpowiednio linia sygnału włączenia BEn, a do n-tego procesora Pn
linia sygnału kolizji dostępu CAn.
Działanie układu według wynalazku i wartości sygnałów w poszczególnych liniach są
następujące. W sytuacji, gdy procesory nie żądają dostępu do wspólnych zasobów, odpowiednie
sygnały mają wartości: BR0=BRi= 1, BEo=BEi= 1, CAi=0. Wszystkie bloki sprzężeń są wyłączone, a procesory współpracują z zasobami własnymi. W przypadku pojawienia się żądania
procesora nadrzędnego P0 dostępu do wspólnych zasobów przy braku takiego żądania ze strony
procesora podrzędnego Pi, mamy BEo=0, B Ei=1, CAi=0 co oznacza, że zostaje włączony blok
sprzężeń U S0 procesora nadrzędnego, a blok sprzężeń USi, procesora podrzędnego pozostaje
wyłączony i nie ma kolizji dostępu do wspólnych zasobów. Podobnie, gdy procesor nadrzędny
P0 nie żąda dostępu do wspólnych zasobów, tzn. BRo=1, natomiast żądanie takie pojawia się ze
strony i-tego procesora P, tzn. BR,=0 mamy odpowiednio wartości sygnałów: BE0=1, BEi=0,
CAi=0 (przy założeniu, że tylko jeden i-ty procesor podrzędny może żądać dostępu w tym samym
czasie, w innym przypadku - konflikty w klasie procesorów podrzędnych może rozstrzygać układ
dostępu priorytetowego lub równorzędnego). Jeżeli w trakcie połączenia i-tego procesora
podrzędnego Pi ze wspólnymi zasobami procesor nadrzędny zażąda dostępu do tych zasobów,
tzn. pojawi się sygnał BR0=0 , wówczas odpowiednie sygnały wyjściowe z bloków dostępu będą
miały wartości BEo=0, BEi=1, CAi= 1, co oznacza, że nastąpi natychmiastowe przełączenie
układów sprzężeń US0 i USj i zostanie zrealizowany natychmiastowy dostęp procesora nadrzędnego P0 do wspólnych zasobów. Jednocześnie nastąpi generacja sygnału kolizji dostępu CA,=1.
Natomiast, jeżeli podczas dostępu procesora nadrzędnego P0 do wspólnych zasobów wystąpi
żądanie dostępu do tych zasobów ze strony procesora podrzędnego Pi, wówczas odpowiednie
sygnały będą miały wartości; BRo=0, BRi=0, BEo=0, BEi=1, CAi=1. Oznacza to, że dostęp
procesora nadrzędnego P0 do wspólnych zasobów zostaje zachowany, a jednocześnie nastąpi
generacja sygnału kolizji dostępu CAi=1.
163 187
Fig. 2
Fig 1
Departament Wydawnictw UP RP. Nakład 90 egz.
Cena 1,00 zł.
Документ
Категория
Без категории
Просмотров
2
Размер файла
353 Кб
Теги
pl163187b1
1/--страниц
Пожаловаться на содержимое документа