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Est A
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Suc
(1)
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Est Gene
(1)
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Nem
(1)
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CV 2
(1)
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Molecule
(5/ 18)
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silicon
(12)
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DES
(2)
[15][_]
paral
(2)
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COTES
(1)
[17][_]
silicon oxide
(1)
[18][_]
Generic
(1/ 17)
[19][_]
oxide
(17)
[20][_]
Physical
(8/ 12)
[21][_]
de 10 ms
(3)
[22][_]
de -2,5 V
(2)
[23][_]
5 V
(2)
[24][_]
de 5 V
(1)
[25][_]
de 128 bits
(1)
[26][_]
128 bits
(1)
[27][_]
10 % de
(1)
[28][_]
50 % de
(1)
[29][_]
Organism
(1/ 1)
[30][_]
C Cela
(1)
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Publication
_________________________________________________________________
Number FR2512588A1
Family ID 1952831
Probable Assignee Philips Nv
Publication Year 1983
Title
_________________________________________________________________
FR Title DISPOSITIF A COUPLAGE DE CHARGES
Abstract
_________________________________________________________________
MEMOIRE SPS A COUPLAGE DE CHARGE COMPORTANT UN REGISTRE SERIE
D'ENTREE, UNE SECTION PARALLELE ET UN REGISTRE SERIE DE SORTIE. POUR
AUGMENTER LE TEMPS DE STOCKAGE, ON A PREVU A COTE DE LA MEMOIRE DES
REGIONS D'EVACUATION DU COURANT DE FUITE. ETANT DONNE QUE LA CHARGE
RECUEILLIE A LA SUITE DE COURANT DE FUITE EST LA PLUS GRANDE DURANT LE
TRANSPORT A TRAVERS LES REGISTRES EXTERIEURS DE LA SECTION PARALLELE,
SEULS LES COTES DE LA SECTION PARALLELE SONT PROTEGES PAR LESDITES
REGIONS D'EVACUATION QUI, DE PREFERENCE SONT CONSTITUEES PAR DES
REGISTRES POSTICHES.
APPLICATION: ENREGISTREMENT DE L'INFORMATION.
Description
_________________________________________________________________
"DISPOSITIF A COUPLAGE DE CHARGES"
L'invention concerne un dispositif a couplage de charges sous forme
d'une memoire SPS comportant un systeme dit ci-apres section
parallele forme a une surface d'un corps semiconducteur commun et
cons-
titue par des registres paralleles voisins formant une matrice de
cellules de memoire, registres qui sont couples par leurs entrees a un
registre serie commun d'entree pour l'entree de l'information et par
leurs sorties,
a un registre serie commun de sortie pour la lecture de l'information.
Les memoires SPS sont generalement connues, entre autres du livre
"Charge Transfer Devices" de C H Sequin et M F Tompsett, publie par
Academic Press Inc New York, 1975, pages 243 a 249 Les signaux qui
peuvent etre analogiques aussi bien que numeriques, sont passes ligne
par ligne dans le registre serie d'entree a une vitesse relativement
elevee,
sont transportes ensuite a travers la section parallele a une vitesse
re-
lativement faible pour entier etre lus par le registre serie de sortie
a une vitesse relativement elevee Les registres serie sont formes le
plus souvent d'un CCD a 2 phases, a 3 phases ou a 4 phases la section
parallele peut etre constituee aussi par des lignes CCD a 2, 3 ou 4
phases, ou par un systeme multiphases ou, sur plusieurs emplacements
suc-
cessifs occupes, il y chaque fois un seul emplacement libre.
Dans des dispositifs a couplage de charges, l'information qui est
stockee sous forme d'une charge dans des regions d'appauvrissement
induites dans le corps semiconducteur risque de se perdre en
consequence de courants de fuite A la suite de ces courants de fuite,
les emplacements de stockage se remplissent progressivement de
porteurs de charge minoritaires, de sorte qu'a la longue, dans le cas
d'information numerique, il n'est pas ou presque pas possible de
distinguer encore un signal " O " d'un signal " 1 " Le temps de
stockage, (retention time) defini comme la duree dans laquelle un
signal peut etre stocke sans operations de refraichissement
intermediaires, n'est pas seulement determine par la valeur du courant
de fuite, mais aussi par les dimensions de la capacite MOS dans lequel
le signal est stocke A mesure que ces dimensions sont plus faibles, la
capacite MOS sera plus vite remplie et, par cons'quent, le temps de
stockage sera, lui aussi, plus faible Etant donne que dans des
circuits LSI et VLSI, les dimensions sont de plus en plus reduites
pour l'obtention d'une densite la plus grande possible, il sera donc
de
plus en plus important de diminuer l'influence de courants de fuite.
L'invention vise entre autres a diminuer de facon simple le temps de
stockage dans une memoire SPS L'idee qui se trouve entre autres a la
base de l'invention est que les courants de fuite, comme expliques
ci-apres, sont le plus grands le long du bord de la memoire et qu'on
peut deja realiser une amelioration notable en diminuant la
contribution le
long du bord.
Un dispositif a couplage de charges conforme a l'invention est
remarquable en ce que dans le corps semiconducteur, le long du bord de
la memoire, sont definies deux regions superficielles pour
l'evacuation de porteurs de charge parasitaires qui passent dans la
memoire a partir de la
partie du corps semiconducteur entourant la memoire, regions
superficiel-
les qui, essentiellement, ne s'etendent que le long du bord de la
section parallele et de part et d'autre de celle-ci De preference, ces
regions
superficielles sont separees des registres exterieurs de la section
paral-
lele par une distance qui, au plus, est environ egale a la distance
com-
prise entre les registres de la section parallele.
Un mode de realisation simple, qui presente entre autres l'avan-
tage de ne pas necessiter d'etapes de processus supplementaires lors
de la fabrication du dispositif du fait que les moyens servant a
evacuer les courants de fuite peuvent etre realises au cours des
etapes de processus necessaires a la fabrication de la memoire SPS,
est remarquable en ce que lesdites regions superficielles font partie
de registres additionnels qui, dans le corps semiconducteur,
s'etendent parallelement aux registres
de la section parallele.
Des experiences ont demontre qu'on peut obtenir une amelioration d'un
facteur 2 a 3 en n'extrayant des courants de fuite que sur les cotes
longitudinaux de la matrice SPS Cela est particulierement surprenant
du fait que, dans ce cas, on n'a pas pris de mesures sur les faces
terminales de la matrice SPS, faces qui, quant a leur longueur sont
normalement du m&me ordre que les cotes longitudinaux Cet aspect de
l'invention est d'importance du fait que dans ce cas, l'augmentation
de la dissipation due
aux registres additionnels situes a cote de la section parallele
fonction-
nant a faible frequence d'horloge, s'eleve a quelques % au plus, alors
qu'a la suite de la frequence d'horloge beaucoup plus elevee des
registres
serie, elle serait beaucoup plus grande si des registres d'extraction
ad-
ditionnels devaient etre formes aussi a c 8 te des registres serie.
Pour une comprehension plus precise de ltidee qui se trouve a la base
de l'invention, on divise le courant de fuite se presentant dans une
region d'appauvrissement en une composante comportant la generation de
porteurs de charge dans la region d'appauvrissement elle-meme et en
une composante de diffusion a partir de la masse neutre En general, a
une temperature plus faible (temperature ambiante), la premiere
composante
predominera Lors du fonctionnement a une temperature superieure a la
tem-
perature ambiante (comprise entre 60 C et 950 C par exemple) la
composante de diffusion peut etre egale ou superieure a la generation
dans la region d'appauvrissement et, de ce fait, elle est suffisamment
importante pour etre consideree de plus pres eu egard au desir
d'augmenter le temps de
stockage du dispositif.
En general, le courant de diffusion comprend une composante ver-
ticale et une composante laterale La composante verticale est
determinee en premier lieu par la densite de courant et aura a peu
pres la meme valeur pour chaque emplacement de stockage La composante
horizontale (ou laterale) comprend l'alimentation de porteurs de
charge diffusant dans les
emplacements de stockage de dessous l'oxyde d'isolemenoxide Pour des
emplace-
ments de stockage situes dans le centre de la matrice, ces
contributions sont a peu pres egales et sont determinees aussi par la
dimension laterale
des pistes d'oxyde d'isolemenoxide separant les registres de la
section paral-
lele Comme les registres paralleles sont separes par des distances
egales, ces contributions au courant de fuite sont, elles aussi, a peu
pres egales pour des emplacements de stockage situes dans le centre de
la matrice. A son bord, la matrice de memoire est entouree d'une
region d'oxyde d'isolemenoxide relativement grande De ce fait, en
l'absence de moyens d'extraction du courant de fuite, la composante
laterale sera beaucoup plus grande au bord que dans le centre de la
matrice Le courant de diffusion qui, sur les cotes de la section
parallele, circule vers la memoire, arrive en totalite ou au moins
pratiquement en totalite dans les registres exterieurs Le courant de
diffusion qui, sur les faces terminales, circule vers la memoire,
arrive en majeure partie dans les registres serie Un signal, une
logique " 10 " par exemple, qui a travers l'un des registres
exterieurs de la section parallele, est transporte a partir de
l'entree vers la sortie, est complete d'un courant de fuite (lateral)
durant l'intervalle de temps entier Par contre, un signal qui est
transporte a travers un registre central, n'est gene que par le
courant lateral circulant dans les registres serie Durant le reste de
la periode, ce courant de fuite se repartit sur les autres lignes Par
consequent, les signaux qui sont transportes le long des registres
exterieurs de la section parallele, subissent un plus grand courant de
fuite que les autres signaux qui sont transportes a travers les
registres plus proches du centre de la section parallele En realisant,
conformement a l'invention, des moyens d'extraction du courant de
fuite a cote des registres exterieurs de la section parallele et a de
faibles distances de celle-ci, il est possible de porter le courant de
fuite total dans les registres exterieurs a environ le meme niveau que
dans les registres centraux et d'atteindre
ainsi une prolongation notable du temps de stockage.
Il est deja possible d'obtenir une amelioration importante en donnant
aux registres additionnels une largeur egale a celle des registres de
la section parallele Toutefois, de preference, la largeur des
registres additionnels est plus grande, par exemple, plusieurs fois
plus grande que celle des registres de la section parallele.
La description suivante en regard du dessin annexe, le tout
donne a titre d'exemple non limitatif, permettra de mieux comprendre
comnent l'invention est realisee.
La figure 1 est une vue de dessus schematique d'une memoire
SPS conforme a l'invention.
La figure 2 est une coupe transversale suivant la ligne II-II
de la figure 1.
La figure 3 est une coupe suivant la ligne ligne III-III de
la figure 1.
La figure 4 est une coupe suivant la ligne IV-IV de la
figure 1.
12588
La figure 5 est un schema de tensions d'horloge a appliquer en
fonctionnement. La figure 6 represente schematiquement plusieurs
composantes
de courant de fuite dans des cellules de memoire dynamiques.
La figure 7 represente schematiquement la valeur du courant de fuite
dans les differentes cellules en fonction de la distance qui
les separe du bord.
La figure 8 represente schematiquement le courant de fuite dans une
structure SPS conventionnelle en fonction de la distance
existant entre les cellules et le bord.
La figure 9 est une vue de dessus schematique d'une variante
de la structure SPS de la figure 1.
Pour illustrer l'invention, on va decrire ci-apres un exemple de
realisation de la memoire SPS a canal superficiel de type n, mais il
sera clair que l'invention offre le meme avantage si elle est
appliquee dans des dispositifs de l'autre type de conductivite et/ou
des
dispositifs du type a canal enterre.
Le dispositif comporte un corps semiconducteur 1 de type p qui, dans
l'exemple de realisation envisage, est en silicon p, mais qui peut
consister aussi en un autre materiau semiconducteur adequat, tel que
le Ga As Sur les figures, on n'a represente que la partie du corps 1
qui comprend la matrice de memoire SPS Pour plus de clarte, des
parties du corps semiconducteur dans lesquelles est realise de
l'electronique peripherique telle que des generateurs d'horloge, ne
sont pas representes dans le dessin Comme le montrent les figures 2 a
4, le corps semiconducteur est de type p sur toute son epaisseur
Toutefois, dans le cas ou la memoire est constituee par des
dispositifs a couplage de charge du type a canal enterre, le corps 1,
comme on le sait, peut etre muni a sa surface 2 d'une couche
superficielle relativement mince de type n La concentration de dopage
du corps 1 n'est pas critique et
peut etre comprise entre 1015 et 1016 atomes accepteurs par cm 3.
Le dispositif de stockage comporte plusieurs canaux CCD paralleles
voisins 3 qui constituent la section dite parallele de la memoire Sur
la figure 1, on n'a represente que 7 de ces canaux; toutefois, en
realite, ce nombre peut etre beaucoup plus grand et peut s'elever a
quelques centaines dans des realisations pratiques Les entrees des
canaux 3 sont couplees a un registre serie commun d'entree
12588
de commun sortie 5 Le registre d'entree 4 et le registre de sortie 5
sont munis respectivement de contacts d'entree 6, et-de sortie 7 (qui
n'ont ete representes que schematiquement) pour l'entree de
l'information d'une part et la lecture et la sortie de l'information
d'autre part.
Les canaux CCD 3 a 5 sont definis dans le corps semiconducteur par
l'oxyde d'isolemenoxide relativement epais 8 qui recouvre pratiquement
toute la surface du corps semiconducteur et qui, au moins dans la
partie representee du dispositif, presente des evidements a l'endroit
des canaux CCD 3, 4 et 5 En dehors de la partie representee, l'oxyde
d'isolemenoxide 8 presente d'autres ouvertures, non representees, a
l'endroit des regions actives des transistors Dans l'exemple de
realisation envisage, la configuration d'oxide 8, dont l'epaisseur
peut etre comprise entre 0,5 et 1 /um, est obtenue par oxydation
localisee du corps de silicon, niais elle peut etre obtenue aussi
d'autres manieres, en soi connues Au dessous de la configuration
d'oxide 8, pour eviter la formation de canaux parasitaires, la
concentration de dopage a ete augmentee par la formation de zones
d'interruption de canal 9 La largeur des bandes d'oxide 8 separant les
canaux 3 est de l'ordre de 2/um La largeur des canaux 3 euxm&nes est
de l'ordre de 5/u M. A l'endroit des canaux CCD 3 a 5, la surface du
corps semiconducteur est recouverte d'une couche isolante relativement
mince, par exemple une couche d'silicon oxide d'une epaisseur comprise
entre 0,05 et 0 07/um Sur la couche 10 sont realisees des electrodes
d'horloge en forme d'un systeme de cablage a deux couches comportant
les electrodes 11 en silicon polycristallin et les electrodes 12 en Ai
par exemple (ou eventuellement en silicon polycristallin), qui sont
prevues entre les electrodes 11 en silicon polycristallin De la
maniere usuelle, les electrodes 12 chevauchent sur les electrodes 11
et en sont isolees par la couche d'oxide intermediaire
13, qui peut etre formee par oxydation des electrodes 11.
Il est a remarquer que dans la vue de dessus de la figure 1, les
electrodes 11, 12 sont juxtaposees au lieu de se chevaucher, cela
pour la clarte du dessin.
Le registre serie d'entree 4 et le registre serie de sortie 5
12588
sont constitues par des CCD a 2 phases presentant chacun deux lignes
d'horloge 14, 15 et 16, 17 Pour l'obtention de la repartition
asymetrique de potentiel, necessaire pour le fonctionnement a
2-phases, on a augmente par une implantation p supplementaire la
concentration de dopage dans les zones 18 situees au-dessous des
grilles 12 en Al, de sorte que lors de l'application d'une tension aux
grilles 11 et 12, des barrieres de potentiel apparaissent au-dessous
des grilles 12 et des puits de potentiel au-dessous des grilles 11 De
toute evidence, la repartition de potentiel desirable pour le
fonctionnement a deux phases peut etre obtenue de manieres, en soi
connues, autres que celle consistant a effectuer une implantation p
supplementaire A l'endroit des contacts 19, representes par des
hachures sur la figure 1, les grilles 12 en Al des registres 4 et 5
sont relies chacune a l'electrode 11 suivante en silicon
polycristallin De plus, a l'endroit des contacts 20 representes par
des hachures les electrodes 11 en silicon polycristallin sont reliees
a des lignes d'horloge en Al 14, 15 et 16, 17. Dans la section
parallele, les electrodes peuvent etre groupees aussi pour le
fonctionnement a 2 phases ou, le cas echeant, au fonctionnement a 3 ou
a 4 phases Toutefois, dans l'exemple de realisation envisage, la
section parallele est realisee sous forme d'un systeme dit multiphase
(ou ripple phase en langue anglaise), dans lequel sur plusieurs puits
pleins successifs, il peut se presenter un puit vide, et dans lequel
le puit vide peut etre avance chaque fois d'une place lors de
l'apparition d'une impulsion d'horloge De la meme maniere que dans les
registres serie 4 et 5, les grilles 12 en Al sont reliees chacune a
l'electrode suivante en silicon polycristallin a l'endroit des
contacts 21, alors que les zones implantees 18 de type p sont formees
au-dessous des grilles 12 en Al Chaque combinaison de Al et de silicon
polycristallin forme un etage, la region situee au-dessous des grilles
11 en silicon polycristallin faisant fonction d'emplacement de
stockage, et la region 18 situee au- dessous des grilles en Al servant
de barriere de potentiel/region de transfert Les grilles 11 en silicon
polycristallin situees dans la section parallele sont
reliees a travers les contacts 22 aux lignes d'horloge 23 a 28 en Al.
Sur la figure 1 on n'a represente que 1 groupe de 6 phases avec les
lignes d'horloge correspondantes, et il sera clair que pour permettre
de parvenir au nombre voulu d'elements, il faut chaque fois repeter
periodiquement la configuration, la premiere paire suivante
d'electrodes en Al-silicon polycristallin etant couplee a nouveau a la
ligne d'horloge 23, la deuxieme etant couplee a la ligne d'horloge 24
etc De plus, il sera clair que le nombre de phases ne doit pas
necessairement etre egal a 6 mais que dans la pratique, pour permettre
d'atteindre une densite d'information la plus grande possible, il peut
etre superieur a cette valeur et peut s'elever a dix par exemple.
La premiere paire d'electrodes, indiquee par la reference 11 ', 12 ',
au lieu d'etre reliee a l'une des lignes d'horloge 23 a 28, est
connectee a un conducteur separe 29 pour la commande du transfert de
paquets de charge a partir du registre serie 4 vers la section
parallele 3.
Le mode de realisation envisage comporte deux registres verticaux 3
par unite d'information dans le registre serie d'entree 4 et le
registre serie de sortie 5 Cela signifie que l'entree o la lecture de
chaque ligne de paquets d'information doit etre effectuee en deux
etapes successives, la premiere etape consiste a entrer d'abord dans
le registre d'entree 4 et a transferer vers la section parallele les
paquets de charge qui doivent etre stockes dans les registres 3 pairs,
alors que la seconde etape consiste a entrer dans le registre d'entree
4 et la section parallele les paquets de charge qui doivent etre
stockes dans les registres impairs D'une maniere analogue, lors de la
lecture, le transfert vers le registre 5 et la lecture dans celui-ci
peuvent se faire d'abord pour les paquets contenus dans les registres
3 pairs et ensuite pour les paquets contenus dans les registres 3
impairs (entrelacement) Eu egard a cela, pour le transfert de
l'information a partir des canaux paralleles 3 vers le registre serie
de sortie 5, on peut utiliser une structure d'electrodes a deux
peignes interdigitaux Cette configuration d'electrodes qui, pour la
clarte du dessin, n'est pas representee sur la figure 1, et qui ne
fait pas l'objet de l'invention, est decrite entre autres dans le
brevet
des Etats-Unis d'Amerique NO 3 967 254.
Conformement a l'invention, le dispositif est muni de moyens 30 prevus
le long du bord de la memoire et servant a evacuer des courants de
fuite de facon a permettre d'augmenter ainsi la duree de stockage Les
moyens 30 comportent des regions superficielles definies
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dans le corps semiconducteur, regions qui, essentiellement, ne
s'etendent que le long du bord de la section parallele et sont
separees des canaux CCD 3 immediatement voisins par une distance qui,
au plus, est pratiquement egale aux distances comprises, entre les
canaux 3 de la section parallele Dans l'exemple de realisation, ou la
distance entre les canaux CCD est determinee par les bandes d'oxide
noyees 8 d'une largeur de l'ordre de 2/um, les regions superficielles
30 et les canaux CCD voisins sont separes par des pistes d'oxide
noyees 32 ayant,
elles aussi, une largeur de 2,um.
Eventuellement, les regions 30 peuvent etre constituees par des zones
superficielles de type N formant une jonction pn avec le substrat 1 de
type p Par la polarisation de ces fonctions pn dans le sens inverse,
des electrons se trouvant au voisinage des zones 30 peuvent etre
accroches et evacues avant qu'ils n'atteignent, dans la memoire, un
emplacement de stockage ou une cellule de memoire Comme les regions 30
sont situees audessous des electrodes d'horloge 11, 12 et que du moins
dans un processus a auto-alignement, elles ne pourraient pas etre
realisees simultanement avec, par exemple, les diodes d'entree et de
sortie des registres serie d'entree 4 et de sortie 5, la
realisation des regions 30 necessiterait une etape de dopage speciale.
Ainsi, de preference, on utilise pour les regions 30 des canaux de
transport de charge de dispositifs additionnels (postiches) a couplage
de charge s'etendant a cote des canaux 3 de la section parallele.
Ces canaux postiches peuvent etre realises simultanement avec les
autres registres de transport de charge, de sorte qu'il n'est pas
necessaire d'effectuer des etapes de processus supplementaires Les
courants de fuite peuvent etre accroches par les canaux postiches et,
de la maniere dont s'effectue le transport de charge dans les canaux
3, ils peuvent etre transportes sous forme de paquets de charge vers
une sortie 31 pour y etre evacues ensuite Dans l'exemple de
realisation envisage, les canaux 30 sont munis chacun d'un contact de
sortie separe 31 avec une diode de sortie correspondante, non
representee, a laquelle en
fonctionnement, une tension peut etre appliquee dans le sens inverse.
Toutefois, il serait eventuellement possible de coupler les registres
30
aux registres serie de sortie 5, de la meme maniere que les registres
3.
Dans ce cas, les courants de fuite peuvent etre evacues sous forme de
paquets de charge a travers le registre 5 et le contact de sortie 7.
Toutefois, etant donne qu'il est souvent inopportun que parmi les
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signaux comportant de l'information et preleves sur le registre serie
de sortie, se presente un certain nombre de signaux ne comportant pas
d'information, il est le plus souvent preferable que les canaux 30
soient munis d'une sortie separee 32, comme dans l'exemple de
realisation envisage.
Pour l'obtention d'une bonne evacuation, la largeur de canaux a ete
choisie plus grande que celle des canaux 3 Une valeur specifique pour
la largeur des canaux 3 est 5/um par exemple, alors que pour les
canaux 32, on a choisi une largeur comprise entre 20/um
et 40/um.
La figure 5 illustre des tensions d'horloge qui, en fonctionnement,
sont appliquees a une memoire SPS de la structure decrite ci-dessus et
d'une largeur de 8 lignes (a titre d'exenple seulement), structure
comportant un systeme a 10 phases dans la section
parallele.
A travers un contact (non represente sur les figures), une tension
continue de -2,5 V est appliquee au substrat 1 Les tensions d'horloge
a 1, 02, O TG O 1, O 2, 0 3 etc. varient entre O et 5 V, O et O S
etant respectivement les tensions appliquees aux lignes d'horloge 14,
15 ainsi qu'aux electrodes impaires et paires du registre serie
d'entree 4, O etant la tension TG appliquee a travers la ligne
d'alimentation 29 des electrodes de transfert 11 ', 12 ' et Op, Op, Op
etant les tensions
d'horloge appliquees aux electrodes de la section parallele.
En presence des valeurs de tension indiquees, un signal est transfere
a partir d'une premiere electrode vers une seconde electrode suivante
si une tension de 5 V est appliquee a la seconde electrode Si,
ensuite, la seconde electrode revient a O V, la charge reste stockee
au-dessous de celle-ci grace a la tension de -2,5 V qui est appliquee
au substrat, de sorte que, meme si une tension de OV est appliquee aux
electrodes, il est induit au-dessous des electrodes une zone
d'epuisement ayant une repartition de potentiel correspondante.
A l'instant indique sur la figure 5, une ligne de paquets
d'information est transferee par l'impulsion O p a partir de
l'electrode de transfert 11 ', 12 ' vers le premier etage de la
section parallele En meme temps, de nouvelle information est envoyee
vers le registre serie d'entree 4 A l'instant t 1, le registre serie
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d'entree 4 est plein, c'est-a-dire que tous les emplacements a numero
d'ordre impair sont occupes A l'instant t 1, cette information est
passee par l'impulsion O TG au-dessous de l'electrode 11 ', 12 ' et
reste stockee au-dessous de l'electrode 11 ', 12 ' durant le temps ou
le registre serie d'entree est a nouveau rempli jusqu'a ce que, a
l'instant t 2, tous les emplacements pairs dans le registre serie
d'entree soient occupes A l'instant t 2, cette information est
transferee par l'impulsion O TG vers les emplacements encore inoccupes
situes au-dessous de l'electrode de transfert 11 ', 12 ' Au-dessous de
l'electrode 11 ', 12 ', une ligne complete se trouve alors remplie
Dans la litterature, cette procedure est connue sous le nom de
"entrelacement" En meme temps, dans le systeme multiphase suivant
l'electrode de transfert 11 ', 12 ', la ligne vide se trouve
au-dessous de la paire suivante d'electrodes 11, 12 (appelee ci-apres
paire d'electrodes 10); au-dessous de la paire d'electrodes 110, 21,
21 " reliee a la paire d'electrodes 10, il se trouve egalement des
lignes vides Les lignes situees au-dessous des autres paires
d'electrodes ( 2
A 10 ) sont pleines, c'est-a-dire remplies d'information.
A l'instant t 3, l'impulsion de tension O (+ 5 V) est appliquee a la 1
re (ainsi qu'a la 11 eme la 21 me etc) paires d'electrodes dans la
section parallele, de sorte que la ligne de paquets d'information
situee audessous des electrodes de transfert 11 ', 12 ' est transferee
vers la paire d'electrode 10 En meme temps, les lignes eme eme eme
situees audessous des 10, 20, 30 etc paires d'electrodes sont
egalement avancees d'une place, de sorte que les lignes vides viennent
se trouver alors audessous des 10 me, 20 eme
eme etc paires d'electrodes.
A l'instant t 4 la tension O est appliquee aux 10 eme, me, 30 eme
paires d'electrodes, de sorte que les lignes pleines eme eme nem
situees audessous des 9, 19 ', 29 ' paires d'electrodes sont avancees
d'une place De cette facon, les lignes vides sont deplacees vers le
haut Pour un choix adequat de la frequence du systeme multiphase, la
rangee situee audessous de la paire d'electrodes 1 peut etre a nouveau
vide lorsque la ligne situee au-dessous de l'electrode de transfert 11
', 12 ' est a nouveau pleine, de sorte que le processus entier peut
etre repris et que l'information peut etre inscrite ligne par ligne
dans la memoire La figure 5 montre que les frequences d'horloge fs et
fp respectivement du registre serie 4 et de la section parallele sont
liees par la relation: fp /N fs, N etant le nombre 3
de lignes paralleles.
Dans des dispositifs du genre ici decrit ci-dessus, l'information est
caracterisee par la presence ou l'absence d'une charge electrique dans
des regions d'appauvrissement localement induite dans le corps
semiconducteur Comme deja precise dans le preambule, ces puits de
potentiel dans les regions d'appauvrissement se remplissent
progessivement sous l'effet de courants de fuite Des recherches se
trouvant a la base de l'invention ont demontre qu'a des temperatures
de fonctionnement normales, superieures a 40 'C, le courant de
diffusion de porteurs de charge engendre dans la masse electriquement
neutre du corps semiconducteur egale ou meme depasse en valeur le
courant de fuite engendre dans les regions d'appauvrissement
elles-memes Pour la comprehension des effets sur lesquels se base
l'invention, on a represente sur la figure 6 le profil du courant de
division dans une coupe transversale schematique d'un dispositif a
troiscanaux identiques 3 A une grande distance de la surface 2, le
courant de diffusion, qui est engendre en majeure partie a l'arriere
du corps semiconducteur 1, circule pratiquement a partir de la face
inferieure vers la face superieure Au- dessous des canaux 3, les
lignes de courant aboutissent directement dans les canaux 3 Toutefois,
au-dessous de l'oxyde d'isolemenoxide 8, les lignes de courant 34
deviennent dans le sens lateral
vers l'emplacement le plus proche ou peut etre recueillie une charge.
Les porteurs de charge se trouvant au-dessous des bandes d'oxide tres
etroites 8 b, au centre de la section parallele, se repartissent
uniformement sur les canaux 3 situes de part et d'autre des bandes 8,
comme indique schematiquement par les fleches 35, 36 Le long du bord
de la memoire, les porteurs de charge se dirigeront tous a nouveau
vers le meme emplacement de memoire, le plus proche (fleche 37) Comme
cette contribution est fournie a partir d'une grande region, et que
cette charge ne se deplace que dans une seule direction, la
contribution marginale du courant de fuite est relativement grande La
figure 7 represente schematiquement la valeur de la densite de courant
de fuite en fonction de la distance qui separe du bord deux cellules
marginales (a et c) et une cellule centrale de la matrice, les
cellules a et c etant contigues, respectivement a gauche et a droite,
au bord de la
12588
matrice ou se produit une grande densite de courant de fuite Les
cretes de courant beaucoup plus faibles se produisant au bord de la
cellule b et aux bords interieurs des cellules a et c, sont causes par
la
contribution laterale des bandes d'oxyde d'isolemenoxide 8 b.
Sur les faces terminales de la memoire ( a c 8 te des registres serie
d'entree et de sortie), la densite de courant aura de la meme valeur
ou a peu pres la meme valeur qu'au bord de la section parallele
Toutefois, l'influence de la contribution apportee a travers le bord
de la section parallele est beaucoup plus grande que celle de la
contribution apportee a travers les faces terminales de la memoire.
Cette derniere composante sera captee en majeure partie par le
registre serie d'entree 4 et le registre serie de sortie 5, et a la
suite de la frequence d'horloge serie relativement elevee, elle
n'apportera qu'une faible contribution au total du courant de fuite
recueilli par paquet de charge Le courant de fuite qui entre dans la
memoire a travers le bord de la section parallele sera capte en
majeure partie par les registres exterieurs de la section parallele
Les signaux qui, dans la section parallele, sont deplaces a travers
les registres exterieurs 3, seront completes de ce courant de fuite
durant le temps de transport complet dans la section parallele En meme
temps, a travers les faces terminales, le courant de fuite se repartit
sur les autres lignes a inscrire, de sorte que la charge recueillie a
la suite du courant de
fuite, predomine durant le transport dans la section parallele.
A titre illustratif, la figure 8 represente les signaux de sortie de
128 bits d'information qui avaient ete entres dans une memoire SPS
experimentale de la structure decrite ci-dessus, mais sans registre 30
d'evacuation du courant de fuite Les 128 bits qui, a travers les
registres paralleles pairs ou impairs, avaient ete transportes vers le
registre de sortie 5, etaient constitues essentiellement par de
l'information " O ", sauf cinq " 1 " indique a titre de reference sur
la figure 8 La temperature etait de l'ordre de 950 C De la figure il
ressort que les signaux qui sont transportes le long du bord de la
section parallele subissent un plus grand courant de fuite que les
signaux transportes a travers des registres plus proches du centre de
la section parallele Pour un temps de retard de 10 ms, il s'averait
qu'au bord, la difference entre le " 1 " et le "s O " avait deja
diminue souvent jusqu' a une valeur indesirable Durant un temps de
12588
retard de 10 ms, le courant de fuite traversant les faces terminales
du registre se repartit sur toutes les lignes du dispositif SPS, de
sorte qu'il n'a pratiquement pas d'effet En formant les registres
additionnels a cote de la section parallele, comme dans l'exemple de
realisation envisage, il est possible de reduire le niveau de courant
de fuite dans les registres exterieurs de la section parallele au meme
niveau ou pratiquement au meme niveau que dans les registres centraux
De preference, la largeur des registres additionnels est choisie 3 a 5
fois plus grande que celle des registres 3, du fait que dans ce cas,
il est possible de capter pratiquement tout le courant de diffusion
lateral,
comme il ressort de la figure 8.
Le courant de fuite au centre de la section parallele etait compris
entre 10-6 et 10-7 A/cm 2, a une temperature de l'ordre de 950 C Cela
signifie qu'apres un temps de retard de 10 ms, les emplacements de
stockage ont ete remplis d'environ 10 % de charge de fond Pour le
traitement d'information numerique ce niveau est generalement assez
faible Toutefois, en l'absence des canaux postiches, le courant de
fuite a donne a peu pres 50 % de charge de fond, ce
qui est beaucoup trop pour distinguer le niveau " 1 " du niveau " 10
".
Les canaux postiches 30 ne sont situes, essentiellement, qu'a cote de
la section parallele Les registres serie d'entree 4 et de sortie 5 ne
sont donc pas munis de canaux postiches, de sorte que la dissipation
totale est a peine augmentee Pour chaque cellule, la dissipation est
egale a f CV 2, f etant la frequence d'horloge, C la capacite et V la
valeur de l'excursion de tension Comme dans une memoire a N registres
paralleles, f = /N f (f = la frequence dans le registre serie),
l'augmentation totale de la dissipation ne sera que de quelques
pour-cent dans une memoire a 256 colonnes et pour la largeur donnee
des canaux postiches Par contre, s'il avait ete necessaire de former
egalement des canaux postiches a cote des registres serie 4, 5, la
dissipation totale serait pratiquement redoublee a la
suite des frequences d'horloge elevees des registres serie.
Dans plusieurs cas, il peut pourtant etre avantageux de former des
elements d'evacuation du courant de fuite sur les faces terminales de
la memoire, par exemple, pour evacuer une charge parasitaire engendree
par ionisation par choc dans les circuits peripheriques Toutefois,
dans ce cas, il n'est pas necessaire de former l'element d'evacuation
a tres faible distance (de quelques /um) des registres serie La figure
1 represente un tel element d'evacuation 38, represente par des lignes
interrompues et situees en dehors de la region couverte par les
electrodes d'horloge et leurs connexions d'alimentation ainsi que les
lignes d'horloge 14, 15 L'element d'evacuation 38 peut etre constitue
simplement par une zone superficielle de type N formant une jonction
pn avec le substrat 1, jonction qui peut etre polarisee dans le sens
d'arret a travers la connexion 39 Il est egalement possible de former
la zone 38 a c 8 te des canaux postiches 30 ou de la
realiser sous forme d'un anneau entourant la structure SPS.
La figure 9 represente schematiquement en vue de dessus une variante
de la structure SPS du premier exemple de realisation Sur cette
figure, on a represente schematiquement le registre serie d'entree 4,
le registre serie de sortie 5, quelques registres paralleles 3 avec
les bandes d'oxide noyes intermediaires 8 Parmi les electrodes
d'horloge, seules quelques-unes sont indiquees par les references O
'p, 02 p etc de la section parallele Sur p p' p " la droite de la
section parallele, d'une maniere analogue a celle utilisee dans
l'exemple de realisation precedent, on a prevu un canal postiche 30
qui est separe du registre exterieur 3 par une bande d'oxide 32 d'une
largeur de 2/um Sur la gauche, le canal postiche est divise en deux
canaux partiels 30 a et 30 b La largeur des bandes d'oxide
intermediaires 32 a et 32 b est a nouveau de l'ordre de 2/um En
fonctionnement, le registre postiche 30 a, dont la largeur correspond
a la largeur du canal 30 prevu sur la droite de la section parallele,
captera a nouveau la plus grande partie du courant de fuite provenant
du bord, courant de fuite qui peut etre evacue a travers le contact de
sortie 31 a Le registre postiche b, qui est muni, lui aussi, d'un
contact de sortie separe, est expose sensiblement au meme courant de
fuite que les registres 3 Les signaux preleves sur la sortie 31 b
peuvent etre utilises comme reference (niveau " O ") lors de la
lecture des signaux comportant de l'information et lus sur la sortie 7
du registre serie de sortie De toute evidence, il est egalement
possible de diviser de cette facon le registre postiche 30 prevu
sur la droite de la section parallele.
Il sera evident que l'invention n'est nullement limitee aux exemples
de realisation ici decrits, mais que l'homme de l'art peut
12588
imaginer de nombreuses autres variantes sans sortir du cadre de
l'invention. Ainsi, les types de conductivite des exemples de
realisation decrits peuvent etre inverses En dehors des CCD a
transport en surface, l'invention peut etre appliquee avantageusement
dans des CCD a transport dans la masse (becd par exemple) et dans des
dispositifs de
transport de charge du type a brigade de seaux (bbd).
Au lieu d'un substrat homogene de type p, on peut utiliser aussi un
corps semiconducteur sous forme d'une couche epitaxiale faiblement
dopee de type p, surmontant un substrat (p+) plus fortement dope, le
niveau de courant de fuite se trouvant deja notablement reduit
a la suite du dopage plus fort du substrat.
12588
Claims
_________________________________________________________________
REVENDICATIONS
1 Dispositif a couplage de charge sous forme d'une memoire SPS
comportant un systeme appele ci-apres section parallele forme a une
surface d'un corps semiconducteur commun et constitue par des
registres paralleles voisins formant une matrice de cellules de
memoire, registres qui sont couples par leurs entrees a un registre
serie commun d'entree pour l'entree de l'information et par leurs
sorties a un registre serie commun de sortie pour la lecture de
l'information, caracterise en ce que dans le corps semiconducteur, le
long du bord de la memoire, sont definies deux regions superficielles
pour l'evacuation de porteurs de charge parasitaires qui passent dans
la memoire a partir de la partie du corps semiconducteur entourant la
memoire, regions superficielles qui, essentiellement, ne s'etendent
que le long du bord de la section parallele et de part et d'autre de
celle-ci, et en ce que lesdites regions superficielles sont separees
des registres exterieurs de la section parallele par une distance qui,
au plus, est environ egale a
la distance comprise entre les registres de la section parallele.
2 Dispositif a couplage de charges selon la revendication 1,
caracterise en ce que lesdites regions superficielles font partie de
registres additionnels qui, dans le corps semiconducteur, s'etendent
parallelement aux registres de la section parallele.
3 Dispositif a couplage de charge selon la revendication 2,
caracterise en ce que lesdits registres additionnels sont munis d'un
contact de sortie separe.
4 Dispositif a couplage de charge selon l'une quelconque des
revendications 2 et 3, caracterise en ce que la largeur des registres
additionnels est superieure a celle des registres de la section
parallele. Dispositif a couplage de charge selon l'une quelconque des
revendications precedentes, caracterise en ce qu'au moins l'un des
registres exterieurs est muni d'une sortie separee pour le prelevement
d'un signal de reference.
6 Dispositif a couplage de charge selon l'une quelconque des
revendications precedentes, caracterise en ce que dans le corps
semiconducteur, sont definies d'autres regions superficielles servant
a evacuer des courants de fuite, regions superficielles qui, dans le
corps semiconducteur, s'etendent a cote des registres serie et
parallelement a ceux-ci et qui sont separees des registres serie par
une distance superieure a la distance comprise entre les premieres
regions
superficielles et les registres exterieurs de la section parallele.
? ?
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