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Gene Or Protein
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ETRE
(18)
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Plk
(7)
[8][_]
DANS
(4)
[9][_]
Ank
(2)
[10][_]
Pk-2
(2)
[11][_]
Est A
(2)
[12][_]
Sys
(1)
[13][_]
Appa
(1)
[14][_]
Pnk
(1)
[15][_]
Bnk
(1)
[16][_]
Tir
(1)
[17][_]
Chrono
(1)
[18][_]
Tre
(1)
[19][_]
Vante
(1)
[20][_]
Gbl
(1)
[21][_]
Rela
(1)
[22][_]
Mkk
(1)
[23][_]
Physical
(7/ 13)
[24][_]
8 cl
(4)
[25][_]
4 m
(3)
[26][_]
22 g
(2)
[27][_]
7 d
(1)
[28][_]
de 3 bits
(1)
[29][_]
12 N
(1)
[30][_]
1/2 N
(1)
[31][_]
Molecule
(3/ 4)
[32][_]
Zn
(2)
[33][_]
DES
(1)
[34][_]
habi
(1)
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Publication
_________________________________________________________________
Number FR2514975A1
Family ID 2095627
Probable Assignee Victor Co Of Japan
Publication Year 1983
Title
_________________________________________________________________
FR Title PROCEDE ET CIRCUIT DE DETECTION SYNCHRONE
Abstract
_________________________________________________________________
UN SIGNAL NUMERIQUE COMPRENANT UNE PLURALITE DE BLOCS DE DONNEES
COMPRENANT CHACUN UNE PLURALITE DE MOTS DE DONNEES ET UN MOT DE PARITE
EST TRANSMIS SANS MOT DE SYNCHRONISME OU SIGNAL INDICATIF DE LA
FRONTIERE ENTRE DEUX BLOCS DE DONNEES CONSECUTIFS. LE MOT DE PARITE
COMPREND UNE PLURALITE DE BITS P ENGENDRES CHACUN A PARTIR DE BITS A,
B D'UNE RANGEE CORRESPONDANTE DANS LES MOTS DE DONNEES ORIGINELS DU
BLOC DE DONNEES. A LA RECEPTION DU SIGNAL NUMERIQUE, CELUI-CI EST TOUT
D'ABORD STOCKE DANS UNE MEMOIRE 7 ET UNE PLURALITE DE JEUX DE BITS DE
CHAQUE RANGEE EST LUE POUR FOURNIR UNE VERIFICATION DE PARITE (ORGANES
DE VERIFICATION DE PARITE 9, 10, 11). DANS LA VERIFICATION DE PARITE,
L'ABSENCE D'ERREUR DE PARITE EST DETECTEE EN RELATION AVEC UN JEU
PARTICULIER DE BITS, ET CE JEU PARTICULIER DE BITS, DANS CHAQUE
RANGEE, PEUT ETRE TRAITE COMME UNE RANGEE UNIQUE CONSTITUANT LE BLOC
DE DONNEES ORIGINEL. LE SIGNAL NUMERIQUE STOCKE SERA LU ET FOURNI
COMME UNE SORTIE SUR LA BASE DE L'INFORMATION D'ABSENCE D'ERREUR DE
PARITE, DE MANIERE QUE LE SYNCHRONISME DES BLOCS DE DONNEES PUISSE
ETRE ETABLI, POUR RESTITUER L'INFORMATION ANALOGIQUE ORIGINELLE AVEC
PRECISION, A PARTIR DU SIGNAL NUMERIQUE RECU QUI NE COMPORTE PAS DE
MOT SYNCHRONE.
Description
_________________________________________________________________
PROCEDE ET CIRCUIT DE DETECTION SYNCHRONE.
L'invention se rapporte a un procede et a un circuit de detection
synchrone destines a etre utilises dans les sys- temes de transmission
de signaux numeriques.
Quand on transmet sur une ligne un signal numerique obtenu par
modulation numerique, par exemple modulation codee en impulsions
(PCM), d'un signal analogique, un mot de signal synchrone destine a
separer chaque donnee des autres et un mot de parite pour la detection
et la correction des erreurs qui se produisent en cours de
transmission sont habituelle- ment ajoutes au mot de donnees qui
constitue le signal nume- rique avant la transmission Le mot de signal
synchrone est ajoute a une extremite de chaque bloc comportant une
plura- lite de mots de donnees et un mot de parite, de maniere qu'il
indique la frontiere entre deux blocs de donnees consecutifs dans un
signal numerique Le mot de donnees sera detecte a une extremite
receptrice d'une ligne de transmis- sion pour distinguer ou separer
chaque bloc de donnees d'un autre Par consequent, dans les systemes
classiques de transmission numerique de donnees, l'addition d'un tel
mot de donnees est essentielle Toutefois, chaque mot de donnees
synchrone occupe un intervalle de temps donne et, par conse- quent,
l'addition d'un tel signal synchrone au mot de donnees constitue un
obstacle a l'augmentation de la vitesse de transmission.
-2-
L'invention se propose de supprimer l'inconvenient ci- dessus, propre
au systeme classique de transmission de donnees numeriques.
Elle a pour objet un procede et un circuit de detection syn- chrone,
tels que le synchronisme des blocs de donnees trans- mises qui
constituent un signal numerique puisse etre detecte meme lorsqu'aucun
mot synchrone n'est additionne au signal numerique, d'o il resulte une
augmentation de la quantite de donnees transmise par unite de temps.
Suivant une caracteristique de l'invention, un signal nume- rique
comprenant une pluralite de blocs de donnees ayant chacun une
pluralite de mots de donnees et un mot de parite est transmis sans mot
ou signal synchrone et la frontiere entre deux blocs de donnees
consecutifs quelconques est detectee, a l'extremite receptrice, par
une verification de parite des bits de donnees transmis, de maniere
telle que diverses combinaisons de bits de donnees sont verifiees en
ce qui concerne la parite, pour deceler une combinaison par- ticuliere
dans laquelle aucune erreur de parite n'inter- vient. Suivant
l'invention, le procede de detection du synchronisme de blocs de
donnees d'entree constituant un signal numeri- que, o chaque bloc de
donnees comprend une pluralite de mots de donnees ayant chacun "n"
bits, "n' etant un entier positif, et un mot de parite engendre de
telle maniere que chaque bit du mot de parite soit donne par Pm,k am,k
(D bmk 9 o amk, bmk sont les bits d'une seule rangee de la pluralite
de mots de donnees m est un entier positif et 1 4 m and #x003C; n, et
and #x003C; 9 indique une sommation modulo-deux; les "n" bits de
chaque mot etant transmis en parallele, de maniere telle que le signal
numerique comprend ln' rangees, ledit procede comprenant les
operations qui consistent a 3 stocker le signal numerique dans une
memoire, de maniere telle que les bits amk, bm, k Pm k de chaque
rangee soient stockes en fonction de l'ordre des mots recus, a lire
une pluralite de jeux de bits consecutifs dont le nom- bre egale le
nombre total des mots inclus dans chaque bloc de donnees, le mode de
combinaison des bits dans chaque jeu etant different dans toute la
pluralite de jeux de bits; a effectuer la verification de parite en ce
qui concerne la pluralite des jeux de bits qui ont ete lus; a
effectuer la detection d'un etat d'absence d'erreur de parite, pour
determiner lequel des jeux de bits n'aboutit pas a une erreur de
parite; et a extraire un jeu de bits a partir de la memoire en
relation avec chaque rangee, en conformite avec le resultat de la
detection de l'absence d'erreur de parite, pour sortir le jeu de bits
sous la forme d'une rangee unique constituant un bloc de donnees
synchronise.
L'invention concerne egalement un circuit de detection du synchronisme
de blocs de donnees d'entree constituant un signal numerique, o chaque
bloc de donnees comprend une pluralite de mots de donnees ayant chacun
"n" bits, 'n" etant un entier positif, et un mot de parite engendre de
maniere telle que chaque bit du mot de parite soit donne par: Pm,k amk
G bmk GE o amk, b sont des bits d'une seule rangee de la pluralite de
mots de donnees; m est un entier positif et 1 and #x003C; m, n, et G
indique une sommation modulo-deux; les "n" bits de chaque mot etant
transmis en parallele de maniere telle que le signal numerique
comprenne "n" rangees, ledit circuit comprenant: un premier moyen de
stocker le signal numerique de maniere telle que les bits a mk bm Pmk
de chaque rangee soient stockes suivant l'ordre des mots recus; un
second moyen repondant a une pluralite de jeux de bits consecutifs lus
a partir du premier moyen, le nombre des bits consecutifs de chaque
jeu etant egal au total des mots compris dans chaque bloc de donnees,
le mode -4- de combinaison des bits de chaque jeu etant different pour
toute la pluralite des bits, le second moyen etant agence pour fournir
respectivement une verification de parite en relation avec la
pluralite de jeux de bits lus; un troi- sieme moyen pour detecter
l'absence d'erreur de parite afin de determiner quel jeu de bits ne
provoque pas d'erreur de parite; et un quatrieme moyen pour extraire
un jeu de bits du premier moyen en relation avec chaque rangee, en
confor- mite avec les resultats de la detection de l'absence d'erreur
de parite, pour faire sortir le jeu de bits en tant que rangee unique
constituant un bloc de donnees synchro- nise.
Les caracteristiques et les avantages de l'invention appa- raitront
clairement a la lumiere de la description detaillee ci-apres, relative
a un mode d'execution prefere.
Au dessin annexe: La figure l represente un exemple de la structure
d'un signal de bloc classique; La figure 2 represente un mode
d'execution de la structure d'un signal de bloc suivant l'invention;
La figure 3 est un schema de principe d'un circuit conforme a
l'invention;
Les figures 4 (A) A 4 (C) sont des diagrammes chronolo- giques
representant l'etat interne et les signaux d'entrees/sorties du
diviseur de frequence represente a la figure 3; La figure 5 est un
schema de principe d'un circuit conforme a un mode d'execution de
l'invention; La figure 6 est un schema d'un exemple de signal de bloc
comprenant des bits entrelaces; -5- La figure 7 est un schema d'un
autre mode d'execution de l'invention; et La figure 8 est un schema
d'une variante du dispositif de verification de parite de la figure 3.
Les memes numeros de reference designent les elements homo- logues
dans toutes les figures.
Avant de decrire le mode d'execution prefere de l'invention, on
decrira, pour en faciliter la comprehension, un systeme classique de
transmission de donnees, dont la figure 1 represente la structure d'un
signal classique comprenant une pluralite de blocs ayant chacun une
pluralite de mots de donnees.
Un mot de signal synchrone 1 comprend N bits S 1 a sn (n etant un
entier positif), et celui-ci est combine a un mot 2 de n bits (a k a
ank) (k etant un entier positif) de premieres donnees, un mot 3 (blk a
b k) de secondes donnees, et un mot de parite 4 (Plk to pnk)' se
presentant sous la forme d'une serie temporelle, pour constituer un
bloc; ces don- nees sont transmises l'une apres l'autre
Anterieurement, afin de restituer un signal de bloc d'une telle
structure pour donner le signal analogique originel a l'extremite
receptrice, on detectait, a partir du mot de signal syn- chrone 1, les
frontieres entre les blocs recus A cet effet, on avait jusqu'ici juge
essentielle la presence d'un mot de signal synchrone dans un bloc de
donnees a transmettre.
Suivant l'invention, au contraire, aucun mot de donnees synchrone
n'est ajoute aux blocs de donnees et, par conse- quent, la quantite
d'information qui doit etre envoyee par unite de temps peut etre
accrue d'une quantite egale a la duree des mots synchrones Selon
l'invention, un signal numerique recu est stocke dans une memoire et
une verifica- tion de parite est effectuee pour differentes
combinaisons de bits consecutifs; le resultat de cette verification
sert 6 - effectivement a trouver une combinaison particuliere de bits
ne presentant aucune erreur de parite, de sorte que les blocs de
donnees recus du signal numerique pourront etre synchronises
automatiquement quand on les extrait de la memoire. La figure 2
represente la structure d'un bloc de donnees a detecter par le systeme
de detection synchrone suivant l'invention Dans ce schema, la
reference 2 est -un mot de premieres donnees qui comprend N bits al,k
a ank, et un mot 3 de secondes donnees comprend egalement les bits b 1
ik a bnk' tandis qu'un mot de parite 4 comprend un bit Plk a
Pnk Chaque bit du mot de parite 4 peut etre obtenu a par- tir de la
formule 1 suivante, qui utilise les mots 2 et 3 de premieres et de
secondes donnees: = am"(1 Pm,k =am,k G b Mk formule dans laquelle m
est un entier positif et
1 and #x003C; m and #x003C; n, et OE) indique une sommation
modulo-deux.
Plus precisement, chaque bloc du signal d'entree qui doit etre detecte
de maniere synchrone par le systeme de l'inven- tion comprend des mots
de donnees 2 et 3 et un mot de parite 4, tandis qu'aucun mot de signal
synchrone n'existe, et le bloc est transmis en parallele sur N bits.
En l'absence de mot de signal synchrone, la frontiere entre les
signaux de blocs d'entree ne peut etre detectee a l'ex- tremite de
reception avec les techniques classiques Toute- fois, le nombre des
mots qui constituent chaque bloc et la formule (1) pour la generation
du mot de parite 4 sont habi- tuellement connus a l'extremite de
reception et, par conse- quent, si la frontiere entre les signaux de
blocs d'entree est correcte, le resultat de la sommation modulo-deux
dans chaque rangee qui constitue chaque bloc doit etre egal a "on La
presente invention a rendu possible la detection de la frontiere entre
les signaux de blocs d'entree representes a la figure 2, et qui ne
possedent aucun mot de signal syn- chrone.
La figure 3 represente un schema bloc destine a expliquer le principe
du dispositif suivant l'invention Dans ce schema, a une borne d'entree
6 sont appliques des bits de premiere -7- rangee (al,k, bl,k, Plk etc)
pris dans le signal de bloc d'entree et ils sont appliques a un
registre a decalage 7 ayant des emplacements 7 a a 7 e Ils sont
ensuite decales de la gauche vers la droite de la figure 3, en reponse
a une impulsion d'horloge appliquee a partir d'une borne d'entree
Ainsi, les bits se trouvent a l'etat stocke; par exem- ple le bit ai k
du mot de donnees 2 du premier bloc de don- nees se trouve a
l'emplacement 7 a situe le plus a droite, et le bit bl k+l du second
bloc-de donnees se trouve a l'empla- cement 7 e le plus a gauche
L'emplacement 7 a envoie son contenu stocke a une borne 8 al d'un
circuit de commutation 8 et a un dispositif de verification de parite
9; l'emplace- ment 7 b envoie son contenu stocke aux bornes 8 a 2 et 8
bl et a des organes de verification de parite 9 et 10, l'emplacement 7
c envoie son contenu stocke aux bornes 8 a 3, 8 b 2, 8 cl et a des
organes de verification de parite 9, 10 et 11; l'empla- cement 7 d
envoie son contenu stocke aux bornes 8 b 3 et 8 c 2 et a des
dispositifs de verification de parite 10 et 11; et l'emplacement 7
e'envoi son contenu stocke a une borne 8 c 3 et au dispositif de
verification de parite 11 Les dispositifs de verification de parite 9,
10 et 11 effectuent la somma- tion modulo-deux des trois entrees qui
leur sont appliquees et fournissent le resultat de l'addition aux
bornes d'entree de donnees D 1, D 2 et D 3 d'un circuit de
verrouillage 12.
L'impulsion d'horloge provenant de la borne d'entree 30 est egalement
appliquee a un diviseur de frequence 13 en plus du registre a decalage
7 Le diviseur de frequence 13 detecte le bord d'attaque de l'impulsion
d'horloge representee a la figure 4 (A), et compte les impulsions
d'horloge pour changer son etat interne, comme le montre la figure 4
(B), de facon a engendrer une impulsion de verrouillage suivant la
chrono- logie de la figure 4 (C), et cette impulsion de verrouillage
est appliquee aux bornes d'entree d'horloge des circuits de
verrouillage 12 et 15 Le circuit 12 conserve les signaux qui sont
respectivement appliques aux bornes d'entree de donnees D 1, D 2 et D
3, lorsque l'impulsion de verrouillage emanant du diviseur 13 lui est
appliquee, jusqu'a ce qu'une impulsion ulterieure vienne du diviseur
13, de maniere qu'il 8- engendre a sa sortie des signaux X 1, Y 1 et Z
1, a partir des bornes de sortie Qi' Q 2 et Q 3, vers les bornes
d'entree 14 a, 14 b et 14 c d'un circuit generateur de signaux de
selection 14. Dans le cas o une impulsion sort du diviseur de
frequence 13 dans l'etat dans lequel le premier bit de rangee alk du
mot de donnees 2 est stocke dans l'emplacement 7 a du regis- tre a
decalage 7 et le bit b ik+ 1 ' dans l'emplacement 7 e, comme le montre
la figure 3, on obtient la relation sui- vante: X 1 = al,k bl,k O Pl,k
(2) Y 1 = b I,kG Pl,k (al,k+l Z 1 = Pl,k k al,k +l Gbl,k+l (4) Dans
les relations precedentes, X devient " O " d'apres la formule (1) et
dans la suite, lorsqu'une impulsion de ver- rouillage est engendree
par le diviseur 13, le registre a decalage 7 est soumis a un decalage
de 3 bits,, si bien que le signal X 1 egale " O " a tout instant Les
signaux Y 1 et Z 1 respectivement ont une chance de devenir " O ",
mais ils ne sont pas toujours egaux a " O " Le circuit 14 de
generation de signaux de selection recoit ces signaux X 1, Y 1 et Z 1
et engendre un signal de commande lorsqu'il detecte le signal X 1 qui
est toujours "o", pour appliquer celui-ci au circuit de commutation 8
Ce dernier effectue une selection telle que les bornes 8 a et 8 a 4,
les bornes 8 bl et 8 b 4 et les bornes 8 cl et 8 c 4 soient
respectivement connectees entre elles en conformite avec le signal de
commande Le circuit 14 engen- dre un signal de commande avec lequel le
commutateur 8 selectionne les bornes 8 a 2, 8 b 2 et 8 c 2 lorsque Y 1
est egal a " O " pendant la totalite du temps et les bornes 8 a 3, 8 b
3 et
8 c 3 quand Z 1 est egal a " O " pendant la totalite du temps.
Aux bornes d'entree 15 a, 15 b et 15 c du circuit de verrouil- lage 15
sont respectivement appliques les signaux emanant des bornes 8 a 4, 8
b 4 et 8 c 4, si bien que les signaux respec- tivement appliques aux
bornes 15 a, 15 b et 15 c sont conserves lorsque l'impulsion de
verrouillage leur est appliquee a partir du diviseur de frequence 13,
et ces signaux sont res-
-9- pectivement presents sur les bornes de sortie 16, 17 et 18.
Par consequent, sur la borne de sortie 16 sont extraits les bits AI,k,
ai,k+i, alk+ 2 de la premiere rangee des pre- mieres donnees, l'un
apres l'autre, sur la borne de sortie 17 sont extraits les bits b 1,k,
blik+l de la premiere rangee des secondes donnees, et, sur la borne de
sortie 18 sont extraits les bits Plk' Plk+l de la premiere rangee du
mot de parite, l'un apres l'autre.
De cette facon, en changeant l'emplacement de lecture du registre a
decalage 7 a partir duquel est extrait le contenu stocke en conformite
avec le resultat de la verification de parite dans les organes 9, 10
et 11, des series de signaux additionnes avec des frontieres sont
extraits des bornes de sortie 16, 17 et 18.
La figure 5 represente schematiquement un premier mode d'execution du
systeme de l'invention Les memes elements qu'a la figure 3 sont
designes par des references analogues et l'on omettra leur description
A la figure 5, la premiere rangee de signaux de blocs d'entree
provenant a travers l'entree 6 est decalee dans le registre 7, de la
meme ma- niere qu'a la figure 3 et les contenus stockes des empla-
cements respectifs 7 a a 7 e sont additionnes modulo-deux l'un a
l'autre; puis, les signaux X 1, Y 1 et Z 1 sont respective- ment
appliques aux bornes d'entree des circuits de portes 19, 20 et 21 En
meme temps, les rangees 2 eme a en"ieme du signal de bloc d'entree
represente a la figure 2 sont appli- quees a partir de la borne
d'entree, au registre a decalage (on n'a represente que la "n"ieme
rangee); une addition modulo-deux est effectuee dans les organes
verificateurs de parite de la meme maniere que pour la premiere
rangee, si bien que les signaux, exprimes par les formules suivantes,
seront extraits des organes de verrouillage (12 N pour la nn"ieme
rangee) des rangees respectives.
Xi = aik G bi,k P Pi,k (2)' yi bi,k \ Pi,k @ aik+i ii = Pi,k G aik+l
(bik+li(4)
Dans ces formules, i est un entier positif et 1 and #x003C; i, n.
-
Ces signaux Xi (X 2 a Xn) des rangees respectives sont appli- ques a
un circuit de porte 19; les signaux Yi (Y 2 a Yn) sont appliques a un
circuit de porte 20, et les signaux Zi and #x003C;Z 2 a Zn) sont
appliques a un circuit de porte 21 Les circuits de portes 19, 20 et 21
sont des portes ET en logique negative, agencees de maniere a produire
" O " quand la totalite des signaux d'entree (X 1 a Xn, Yl a yn et ZI
a Zn) qui leur sont respectivement appliques sont " O ", et a fournir
des signaux de sortie respectifs X 0, Y 0 et Z 0 au circuit 14 de
genera- tion de signaux de selection Quand la premiere rangee de
signal d'entree, comme le montre la figure 5, est stockee dans les
emplacements respectifs du registre a decalage 7, tandis que les
registres a decalage de la seconde a la "hnieme rangee se trouvent
dans le meme etat, le signal de sortie X O du circuit de porte 19
devient "'o, et la probabi- lite que le signal de sortie emanant de
circuit de porte 20 devienne " O " est tres faible, a savoir 1/2 N et
ainsi, le circuit 14 detecte X 0, qui egale toujours "o 0, a partir de
ces signaux X 0, Y O et Z O On fournit, au registre a decalage prevu
pour les rangees respectives du signal d'entree, des circuits de
commutation et des circuits de verrouillage and #x003C;non figures)
pour chaque rangee, de la meme maniere qu'a la figure 3, et le circuit
de generation de signal de selection 14 fournit un signal de commande
correspondant a l'etat " O " du signal X O au circuit de commutation
des rangees respec- tives Avec cette disposition, une serie de signaux
addi- tionnes avec les frontieres, entre les signaux des blocs
d'entree, est extraite dans chaque rangee L'extraction du signal est
executee de la meme maniere qu'a la figure 3 pour toutes les rangees
et l'on pourra donc en omettre la des- cription. La figure 7 montre
une variante du systeme dans laquelle le signal d'entree est entrelace
comme a la figure 6, si bien que la restitution s'effectue meme si une
chute partielle intervient au cours de la transmission Dans ce cas,
chaque bit du signal de bloc d'entree satisfait la relation Pk = ak
Dbk (5) A la figure 7, les memes elements qu'a la figure 3 sont
designes par les memes numeros de il - reference et la description en
est omise Le signal de bloc d'entree represente a la figure 6 a partir
de la borne d'entree 6 est applique a un registre a decalage 22, puis
decale d'un emplacement 22 k vers un emplacement 22 a en reponse a une
impulsion d'horloge emanant de la borne d'en- tree 30 L'emplacement 22
a du registre 22 fournit son conte- nu stocke a une borne 8 al du
circuit de commutation 8 et a un organe de verification de parite 9,
tandis que les emplace- ments 22 b, 22 c, 22 e, 22 f, 22 g, 22 i, 22 j
et 22 k respecti- vement fournissent leur contenu aux bornes 8 bl, 8
cl, 8 a 2, 8 b 2, 8 c 2, 8 a 3, 8 b 3 et 8 c 3 L'organe de
verification de parite est alimente avec le contenu stocke des
emplacements 22 e et 22 i en plus des contenus stockes de
l'emplacement 22 a, tandis que l'organe 10 est alimente avec les
contenus stockes des emplacements 22 b, 22 f et 22 j, et que le dispo-
sitif de verification de parite 11 est alimente avec les contenus
stockes des emplacements 22 c, 22 g et 22 k En suppo- sant que chaque
bit du signal d'entree soit stocke dans chaque emplacement du registre
22 comme le montre la figure 7, lorsque le diviseur de frequence 13
produit une impulsion de verrouillage, on a: XI= ak bk Q Pk (6) Y 1 =
bk-l D Pk-l ak+ 3 (7) Z 1 = Pk-2 G ak+ 2 O b K+ 2 (8) Par consequent,
le circuit 14 detecte le signal X 0, qui est toujours egal a " O ",
pour engendrer le signal de commande au moyen duquel les bornes 8 al
et 8 a 4, 8 bl et 8 b 4, et 8 cl et 8 c 4 du circuit de commutation 8
sont respectivement reliees entre elles Par consequent, les bits ak,
bki 1 et Pk-2 sont simultanement extraits des bornes de sortie
respectives 16,
17 et 18.
Dans le cas o le signal d'entree represente a la figure 6 est a n-bit
en parallele de la meme maniere que le signal de bloc d'entree
represente a la figure 2, le circuit repre- sente a la figure 7 peut
etre modifie de maniere que les frontieres des signaux de bloc
d'entree soient detectees 12 - pour chaque rangee des signaux de bloc
d'entree, ce qui augmente la precision de detection et l'invention
n'est pas limitee au mode d'execution decrit ci-dessus.
Dans le mode d'execution decrit ci-dessus, bien qu'on ait indique
qu'un bloc unique comprend trois mots, c'est-a-dire des bits de
premieres et secondes donnees et des bits de parite, un bloc unique
n'est pas limite a une telle disposi- tion peut comporter plus de
trois mots.
Dans le mode d'execution decrit ci-dessus, bien que la veri- fication
de parite soit effectuee en parallele au moyen des organes 9, 10 et
11, elle pourrait etre effectuee en serie en utilisant un circuit
represente a la figure 8 Quand on utilise le circuit de la figure 8
dans le montage de la figure 3, a une borne d'entree 23 de la figure 8
sont appli- ques les bits a,k, bi,,lk' bi,Plk' ak+i et les bits a
verifier en ce qui concerne leur parite, suivant une serie temporelle
qui doit etre alimentee a une borne d'entree d'une porte OU EXCLUSIVE
24 A l'autre entree de la porte 24 est applique un signal de sortie
d'une bascule D, et l'entree 'ou" exclusive, ou les deux entrees, sont
reliees a une borne d'entree de donnees D de la bascule 25.
A une borne d'entree d'horloge de la bascule 25 est appli- quee une
impulsion d'horloge ayant un frequence trois fois egale a celle de
l'impulsion d'horloge emanant de la borne de la figure 4, et un signal
de sortie est extrait d'une borne de sortie Q A une borne de remise a
zero R de la bas- cule D 25 est appliquee une impulsion de remise a
zero ayant une frequence egale au tiers de celle de l'impulsion d'hor-
loge appliquee a sa borne d'entree d'horloge Le circuit ci- dessus est
agence de maniere telle que les bits a,k, b, k, Plk soient appliques a
partir-de l'entree 23 l'un apres l'autre apres avoir ete rappeles au
0, de maniere que le signal de sortie a la borne de sortie soit " O "
et l'opera- tion conforme a la formule (2) est ensuite executee pour
que le resultat de cette operation soit applique a la borne 14 a du
circuit 14 a partir de la borne de sortie 27, et les 13 - formules (3)
et (4) sont mises en oeuvre apres avoir ete rappelees au " O ", de
maniere que les resultats de l'operation soient respectivement
appliques aux bornes 14 b et 14 c du circuit 14 a partir de la borne
27 Dans le cas ci- dessus, le registre a decalage 7 n'est pas limite a
une realisation capable de lire simultanement a partir d'une pluralite
d'emplacements et, par consequent, des memoires d'un autre type, par
exemple des RAM commandees par un processeur, peuvent etre utilisees.
D'apres la description qui precede, il est clair qu'un signal
numerique transmis sans mot synchrone peut etre syn- chronise a
l'extremite de reception, de maniere que l'infor- mation analogique
originelle soit restituee avec precision.
Par consequent, comme il est possible de detecter la fron- tiere entre
les blocs consecutifs du signal numerique meme si aucun signal
synchrone n'a ete ajoute au bloc, la vitesse de transmission peut etre
augmentee en comparaison de l'art anterieur. Les modes d'execution
decrits ci-dessus ne sont donnes qu'a titre d'exemple et diverses
modifications et variantes pour- ront etre apportees par l'homme de
l'art, sans s'ecarter de l'esprit de l'invention.
14 -
Claims
_________________________________________________________________
Revendications de brevet
1 Procede de detection du synchronisme de blocs de donnees d'entree
constituant un signal numerique, o chaque bloc de donnees comprend une
pluralite de mots de donnees ayant chacun N bits, "n' etant un entier
positif, et un mot de parite engendre de maniere telle que chaque bit
dudit mot de parite soit donne par: Pm,k = am d)k bm,k) formule dans
laquelle am, bm k sont des bits d'une seule rangee de ladite pluralite
des mots de donnees m est un entier positif et 1 4 m 4 n, et Q indique
une sommation modulo-deux; lesdits bits de chaque mot etant transmis
en parallele de maniere telle que ledit signal numerique comprenne "n"
rangees, caracterise en ce qu'il comprend les operations suivantes: a)
stockage du signal numerique en memoire de maniere telle que les bits
am, k, bm,k Pm,k de chaque rangee soient stockes suivant l'ordre des
mots recus; b) lecture d'une pluralite de jeux de bits consecutifs
dont le nombre est egal au nombre total de mots compris dans chaque
bloc de donnees, le mode de combinaison dans chaque jeu etant
different pour toute la pluralite des jeux de bits. c) verification de
parite en relation avec ladite pluralite de jeux de bits ainsi lus; d)
detection d'un etat d'absence d'erreur de parite pour determiner quel
jeu de bits ne provoque pas d'erreur de parite; - e) extraction d'un
jeu de bits de ladite memoire en rela- tion avec chaque rangee, en
conformite avec les resul- tats de la detection de l'absence d'erreur
de parite, pour faire sortir le jeu de bits sous la forme d'une rangee
unique constituant un bloc de donnees synchro- nise.
2 Procede selon la revendication 1, caracterise en ce que la
verification de parite comprend une sommation modulo-deux.
3 Procede selon la revendication 1, caracterise en ce que l'extraction
du jeu de bits comprend la selection de certains des bits stockes dans
ladite memoire en conformite avec un signal engendre sur la base du
resultat de la verification de parite en relation avec ladite
pluralite de jeux de bits.
4 Circuit de detection du synchronisme de blocs de donnees d'entree
composant un signal numerique, o chaque bloc de donnees comprend une
pluralite de mots de donnees ayant chacun N bits, "n" etant un entier
positif, et un mot de parite engendre de maniere telle que chaque bit
dudit mot de parite soit donne par la formule: Pm,k = am,k Q bm,k D
formule dans laquelle amk, bm sont des bits mkk d'une seule rangee de
ladite pluralite de mots de donnees m est un entier positif et 1 4 m
and #x003C; n, et Q indique une sommation modulo-deux; lesdits "n"
bits de chaque mot etant transmis en parallele de maniere telle que
ledit signal numerique comprenne une rangee, caracterise en ce qu'il
comprend a) un premier moyen de stocker ledit signal numerique de
maniere telle que lesdits bits amk, bm k * Pmk de chaque rangee soient
stockes en conformite avec l'ordre des signaux des mots recus. 16 - b)
un second moyen repondant a une pluralite de jeux de bits consecutifs
lus a partir du premier moyen, le nom- bre desdits bits consecutifs de
chaque jeu etant egal au nombre total des mots inclus dans chaque bloc
de don- nees, le mode de combinaison dans chaque jeu etant different
pour toute la pluralite des bits, ledit second moyen etant agence pour
fournir une verification de parite en relation avec ladite pluralite
de jeux de bit lus; c) un troisieme moyen servant a detecter l'absence
d'erreur de parite pour determiner lequel des jeux de bits ne provoque
pas d'erreur de parite; et d) un quatrieme moyen pour extraire 'un jeu
de bits du pre- mier moyen en relation avec chaque rangee, en
conformite avec le resultat de la detection de l'absence d'erreur de
parite, pour extraire a la sortie le jeu de bits sous la forme d'une
rangee unique constituant un bloc de don- nees synchronise.
5 Circuit selon la revendication 4, caracterise en ce que le premier
moyen comprend une plura- lite de registres a decalage, de facon que
les bits de chaque rangee soient stockes dans chacun desdits registres
suivant un certain ordre.
6 Circuit selon la revendication 4, caracterise en ce que le second
moyen comprend pour chaque rangee une pluralite d'organes de
verification de parite repondant chacun aux bits de chaque jeu.
7 Circuit selon la revendication 4, caracterise en ce que le second
moyen comprend pour chaque rangee une porte OU EXCLUSIVE repondant
auxdits bits lus a partir du premier moyen en serie et une bascule D
repondant au signal de sortie de ladite porte OU EXCLUSIVE, le signal
de sortie de cette bascule D etant applique a une borne d'entree de
ladite porte OU EXCLUSIVE.
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