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DANS
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Tif
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Vante
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Squ
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Disease
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Tic
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Physical
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110N
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Molecule
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DES
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Publication
_________________________________________________________________
Number FR2519442A1
Family ID 2028075
Probable Assignee Avaya Technology Corp
Publication Year 1983
Title
_________________________________________________________________
FR Title SYSTEME D'ATTRIBUTION DE L'ACCES A UN BUS UTILISE EN MODE
PARTAGE
Abstract
_________________________________________________________________
L'INVENTION CONCERNE LA GESTION DE RESSOURCES PARTAGEES DANS UN
SYSTEME INFORMATIQUE.
DANS UN SYSTEME DANS LEQUEL PLUSIEURS DISPOSITIFS D'ENTREESORTIE
110-1,... 110N PEUVENT ACCEDER A LA DEMANDE A UN BUS COMMUN 105,
CHAQUE DISPOSITIF DESIRANT ACCEDER AU BUS APPLIQUE SEQUENTIELLEMENT
LES CHIFFRES DU CODE DE PRIORITE QUI LUI EST AFFECTE A UN BUS
D'ARBITRAGE 102, POUR RESOUDRE LE CONFLIT D'UTILISATION. ON DISPOSE
D'UNE PLUS GRANDE SOUPLESSE DANS L'ATTRIBUTION DE L'ACCES PAR
L'UTILISATION DANS CHAQUE DISPOSITIF D'ENTREESORTIE DE BASCULES D'ETAT
QUI GENERENT DES BITS DE PARAMETRES QUI CONSTITUENT LES BITS DE PLUS
FORT POIDS D'UN CODE DE PRIORITE DYNAMIQUE.
APPLICATION AUX SYSTEMES DE COMMUTATION PAR PAQUETS.
Description
_________________________________________________________________
La presente invention concerne un systeme destine a attribuer l'acces
a
une ressource utilisee en mode partage a la demande, parmi un ensemble
d'unites, dans lequel un numero de priorite particulier a N chiffres
est affecte a chaque unite Le systeme comprend un controleur de
systeme, un bus d'arbitrage qui interconnecte toutes les unites, et un
circuit d'arbitrage dans chacune des unites pour demander
l'acces a la ressource utilisee en mode partage a la demande.
Les systemes dans lesquels de nombreux dispositifs
partagent une ressource commune utilisent de facon caracte-
ristique des configurations destinees a attribuer l'acces a la
ressource, dans des conditions dans lesquelles plusieurs
dispositifs associes peuvent demander simultanement l'acces.
On connait de nombreuses configurations differentes d'attri-
bution Dans les systemes de traitement de donnees et de
commutation par paquets, il est connu d'utiliser un disposi-
tif d'attribution ou un controleur centralise pour attribuer l'acces a
un bus de donnees commun qui interconnecte un ensemble d'unites,
telles que des dispositifs d'entree/sortie,
qui peuvent demander simultanement l'acces au bus Le contra-
leur peut etre programme avec un algorithme approprie pour
attribuer l'acces au bus conformement a n'importe quel crite-
re determine au prealable qui peut etre desire Bien que les
configurations d'attribution d'acces par controleur centra-
lise fonctionnent correctement pour remplir la fonction qu'on attend
d'elles, elles ne sont pas toujours souhaitables, a cause de la
complexite inherente du systeme, qui resulte des nombreuses
interconnexions necessaires entre le controleur,
le bus et les dispositifs d'entree/sortie Il existe egale-
ment un probleme de fiabilite, du fait qu'un fonctionnement defectueux
du controleur peut mettre hors service l'ensemble du systeme Le brevet
U S 3 983 540 montre un systeme qui
comporte un controleur centralise.
On connait l'utilisation de configurations d'attri-
bution de bus de type reparti, dans lesquelles on n'utilise pas de
controleur pour determiner l'acces et dans lesquelles
c'est l'interaction des dispositifs d'entree/sortie deman-
deurs qui determine l'attribution du bus dans le cas de deman-
des simultanees De telles configurations reparties sont souvent
preferables, du fait qu'elles evitent les problemes de cout et de
fiabilite qui sont associes a la configuration
a controleur centralise.
Conformement a une telle configuration d'attribu- tion de type
reparti, un numero de priorite fixe, comprenant plusieurs bits, est
affecte a chaque dispositif d'entree/ sortie qui peut demander l'acces
a un bus commun L'acces est accorde en fonction du numero de priorite
dans le cas de demandes simultanees Au moment d'un conflit
d'utilisation du bus, lorsque deux dispositifs d'entree/sortie, ou
plus, demandent simultanement l'acces, chaque dispositif d'entree/
sortie demandeur applique les bits correspondants de son
numero de priorite a un bus d'arbitrage, en procedant sequen-
tiellement, bit par bit, en synchronisme avec l'application debits
correspondants par tous les autres dispositifs d'entree/sortie qui
sont simultanement demandeurs Chaque fois qu'un bit est applique,
chaque dispositif d'entree/ sortie demandeur compare la valeur du bit
qu'il applique au
moment considere, avec la reunion logique des bits correspon-
dants qui sont appliques simultanement au bus d'arbitrage par tous les
dispositifs d'entree/sortie qui sont simultanement demandeurs Si un
bit qui estapplique au moment considere par un dispositif
d'entree/sortie demandeur presente une relation determinee (par
exemple s'il est egal ou superieur) par rapport aux bits que les
autres dispositifs d'entree/ sortie demandeurs appliquent sur le bus,
cette operation se poursuit et le dispositif d'entree/sortie applique
sur le bus d'arbitrage le bit suivant du numero de priorite qui lui
est affecte.
Chaque dispositif d'entree/sortie continue de par-
ticiper au conflit d'utilisation aussi longtemps que chaque bit qu'il
applique presente la relation predeterminee par rapport a la reunion
logique des bits correspondants qui sont appliques au moment considere
par les autres dispositifs d'entree/sortie en conflit Un dispositif
d'entree/sortie se retire du conflit d'utilisation lorsqu'il determine
qu'un bit qu'il applique presente par rapport aux bits appliques par
les autres dispositifs deentree/sortie, une relation (telle qu'une
relation d'inferiorite) indiquant qu'un ou plusieurs
des autres dispositifs d'entree/sortie a un numero de priori-
te superieur A ce moment, chaque dispositif d'entree/sortie ayant un
numero de priorite inferieur se retire du conflit
d'utilisation et n'applique plus d'autres bits au bus.
Ce conflit d'utilisation se poursuit; tous les dispositifs
d'entree/sortie demandeurs restants appliquent
sur le bus les bits restants des numeros de priorite de dis-
positif d'entree/sortie; les dispositifs d'entree/sortie ayant un
numero de priorite inferieur se retirent du conflit; et a la fin de la
periode de conflit, lorsque le dernier bit est applique au bus, seul
le dispositif d'entree/sortie ayant la priorite la plus elevee demeure
dans le conflit et l'acces
au bus lui est accorde Le brevet U S 3 796 992 et le bre-
vet U S 3 818 447 montrent une configuration du type decrit ci-dessus.
La configuration de conflit d'utilisation, de type reparti, qui est
decrite ci-dessus fonctionne de facon satisfaisante Elle souffre
cependant d'un inconvenient dufait que les numeros de priorite des
dispositifs d'entree/sortie sont fixes et, du fait que l'acces des
dispositifs d'entree/ sortie est determine par ces numeros, on peut
considerer que
les dispositifs d'entree/sortie sont arranges fonctionnelle-
ment selon une chaine de preference fixe, dans laquelle le dispositif
d'entree/sortie ayant la plus grande preference possede le numero de
priorite le plus eleve, tandis que le dispositif d'entree/sortie ayant
la preference la plus faible
possede le numero de priorite le moins eleve Dans ces condi-
tions, l'acces au bus n'est pas equitable, du fait que les dispositifs
d'entree/sortie ayant les numeros de priorite les plus eleves sont
toujours favorises dans le cas de demandes simultanees Bien que cette
facon inequitable d'attribuer' l'acces aux dispositifs d'entree/sortie
puisse etre tolerable dans certains systemes, elle constitue un
inconvenientdans les systemes dans lesquels un acces plus equitable
pour tous les
dispositifs d'entree/sortie est exige.
Les problemes sont resolus conformement a l'inven-
tion dans un systeme d'attribution de l'acces a une ressour-
ce utilisee en mode partage a la demande, parmi un ensemble d'unites,
dans lequel le circuit d'arbitrage comprend un
ensemble de dispositifs logiques a etats multiples, un cir-
cuit de commande logique destine a commuter de facon selec- tive et
combinee les dispositifs logiques pour les faire passer d'un premier
etat a un second etat dans chacune des
unites, sous la commande de parametres specifies qui repre-
sentent l'etat dynamique present des unites, un circuit de registre
qui est destine a former un numero de priorite dynamique dans chacune
des unites en appliquant les signaux de sortie des-dispositifs
logiques, en tant que chiffres de parametres, aux positions de
chiffres de plus fort poids du numero dynamique, et en appliquant les
chiffres-du numero de priorite affecte aux positions de moindre poids
du numero dynamique; et le systeme comprend en outre une ligne de
masque qui interconnecte les unites, un premier circuit dans
le controleur qui est destine a appliquer un signal d'inver-
sion de masque a la ligne de masque, a des instants selec-
tionnes, un circuit de superposition dans chacune des unites qui
demandent l'acces, au moment considere, a la ressource fonctionnant en
mode partage a la demande, pour superposer simultanement les chiffres
correspondants du numero de
priorite dynamique associe sur le bus d'arbitrage, en proce-
dant sequentiellement, chiffre par chiffre, un circuit d'invalidation
dans chacune des unites demandant l'acces, qui reagit de facon a
invalider le circuit de superposition aussi longtemps que le signal de
masque est present sur le
bus de masque, afin que les chiffres de parametres d'une uni-
te demandant l'acces soient superposes sur le bus d'arbitra-
ge, et un circuit de comparaison dans chacune des unites demandant
l'acces, destine a comparer la valeur de chiffre presente sur le bus
d'arbitrage connecte a l'unite demandant l'acces, avec la valeur de
chiffre correspondante qui est appliquee par l'unite demandant
l'acces, un second circuit destine a retirer du conflit pour l'acces a
la ressource une unite qui demande l'acces, sous l'effet de la
detection d'un resultant de comparaison determine entre une valeur de
chiffre du bus et la valeur de chiffre correspondante qui est
appliquee par l'unite, le circuit d'invalidation faisant en sorte que
la preference pour l'acces a la ressource, entre les unites qui
demandent l'acces, soit determinee par les chiffres de parametres
quelconques qui sont appliques au bus
et par les chiffres appliques des numeros de priorite affec-
tes des unites qui demandent l'acces.
L'invention procure un procede et une structure perfectionnes pour
attribuer un bus utilise en mode partage a la demande, parmi une ou
plusieurs unites ou dispositifs d'entree/sortie demandant l'acces,
chacun d'eux comportant un numero de priorite particulier qui lui est
affecte qui comprend un ensemble de chiffres codes en binaire En
outre, et conformement a l'invention, chaque dispositif d'entree/
sortie comprend des moyens destines a controler de facon dynamique
l'etat present de divers parametres operationnels
du dispositif d'entree/sortie et a generer des bits de prio-
rite de dispositif d'entree/sortie correspondants, qui repre-
sentent ces parametres Ces bits generes sont utilises en association
avec les bits du numero de priorite de dispositif
d'entree/sortie qui est affecte, pour determiner l'acces au bus.
Les bits de parametres de dispositif d'entree/sor-
tie qui sont generes par les moyens de l'invention, sont in-
troduits dans les positions de bit de plus fort poids d'un registre a
decalage de dispositif d'entree/sortie Les bits dunumero de priorite
de dispositif d'entree/sortie qui est affecte soent introduits dans le
reste du registre a decal age, de facon a avoir un poids moindre que
celi L desbits de parametre Pendant les periodes deconflits, les bits
pre-
sents dans le registres decalage de chaque dispositif d entree/sortie
deman-
deur sont lus sequentiellement, un a la fois, en commencant par le bit
de
plus fort poids, et ils sont appliques au bus d' arbitrage.
Dans les conditions dans lesquelles les moyens de l'invention ne
generent pas de bits de parametres de dispositif d'entree/sortie, le
registre a decalage contient des O dans les positions de bit de plus
fort poids correspondantes et il contient les bits dunumero de
priorite de dispositif d'entree/scrtie, affecte normalement, dans ses
positions de bit
de moindre poids Dans de telles candi tions, la priorite du dispositif
d'en-
tree/sortie est determinee en utilisant uniquement le numero de
priorite de
dispositif d'entree/sortie qui est affecte Cependant, pendent des
etats forc -
tionnels de dispositifs d'entree/sortie dans lesquels un 1 est genere
pour un ou plusieurs des bits de parametres, ces bits de parametres
sont lus dans le registre a decalage avant les bits de numero de
priorite de dispositif d'entree/sortie, et ils commandent donc, par
eux-memes, l'acces au bus de commande Si deux dispositifs
d'entree/sortie, ou plus, ont des bits de parametres identiques
positionnes a 1, et s'il n'existe aucun autre dispositif
d'entree/sortie ayant des bits de parametres qui indiquent une
priorite superieure, les bits de numero de priorite de dispositif
d'entree/sortie sont
utilises pour lever l'indetermination.
Les moyens que procure l'invention pour contr 8 ler des parametres de
dispositif d'entree/sortie et pour generer
des bits de parametres correspondants, destines a etre intro-
duits dans le registre a decalage du dispositif d'entree/
sortie, comprennent des moyens destines a contr 8 ler le conte-
nu present d'une, memoire tampon de paquetsdans chaque dispo-
sitif d'entree/sortie, pour determiner si elle est moins
qu'a demi-pleine, au moins a demi-pleine, ou pleine d'infor-
mation sous forme de paquets Ces moyens peuvent generer
respectivement aucun bit, un bit de memoire tampon a demi-
pleine et un bit de memoire tampon pleine.
L'invention procure des moyens pour generer des
bits de parametres de dispositif d'entree/sortie qui com-
prennent des moyens de determination de situation instantanee, qui
font en sorte que tous les dispositifs d'entree/sortie qui font une
demande de service a un instant particulier soient desservis avant les
dispositifs d'entree/sortie
effectuant une demande ulterieure Ces moyens de determinia-
tion de situation instantanee comprennent une bascule qui est
positionnee a un instant particulier, qu'on appelle un instant
d'instantane, dans chaque dispositif d'entree/sortie qui demande
l'acces au bus, a cet instant Le positionnement de cette bascule dans
chacun de ces dispositifs d'entree/ sortie applique un bit
d'instantane egal a 1 au registre a decalage associe, en tant que bit
de plus fort poids, en avant des bits du numero de priorite de
dispositif d'entree/
sorti'e qui est affecte Une bascule d'instantane est restau-
ree lorsque son dispositif d'entree/sortie se voit accorder l'acces au
bus, et a la fin d'un nombre donne de cycles de conflit, tous les
dispositifs d'entree/sortie ayant leur bascule d'instantane
positionnee auront ete desservis et leur bascule d'instantane sera
dans un etat restaure Un nou-
vel instant d'instantane apparait alors et la bascule d'ins-
tantane dans chaque dispositif d'entree/sortie qui est
demandeur a cet instant est positionnee pour definir un nou-
veau groupe de dispositifs d'entree/sortie parmi lesquels il
faut determiner une preference.
Comme precedemment, les bits de registre a deca-
lage correspondants de chaque dispositif d'entree/sortie
demandeurisont appliques simultanement au bus d'arbitrage pendant les
periodes de conflit, de facon sequentielle, bit
par bit Ces bits comprennent les bits de parametres de dis-
positif d'entree/sortie ainsi que les bits du numero de priorite de
dispositif d'entree/sortie qui est affecte Les valeurs des bits de
chaque dispositif d'entree/sortie qui
participent au conflit sont comparees dans un ordre determi-
ne avec les valeurs des chiffres correspondants presents sur le bus
Une unite est retiree du conflit pour l'utilisation du bus si, a
l'occasion de n'importe quelle comparaison de chiffres, il appargtt un
resultat determine qui indique
qu'un autre dispositif d'entree/sortie de priorite plus ele-
vee demande l'acces Dans le mode de realisation de l'inven-
tion qui est decrit, la priorite pour l'acces au bus est
basee sur la valeur du nombre defini par les bits de parame-
tres et par les bits de numero de priorite qui se trouvent
dans chaque registre a decalage de dispositif d'entree/sortie.
Dans le mode de realisation decrit, on utilise un bus de type TTL en
configuration OU cablee, dans laquelle un 1 represente l'etat de
tension bas dominant En outre, conformement a
l'invention, on dispose d'une souplesse accrue dans la deter-
mination de la preference pour les dispositifs d'entree/ sortie, par
l'existence d'un bus de masque Lorsque le bus de masque est mis en
fonction par un controleur de systeme, il fait en sorte que le circuit
d'arbitrage de chaque dispositif d'entree/sortie ignore,
selectivement, certains des bits de
parametres, ou la totalite, pendant la periode de conflit.
Le signal de masque invalide temporairement un circuit interne de
chaque dispositif d'entree/sortie et fait en sorte que l'acces au bus
soit determine par le numero de priorite de dispositif d'entree/sortie
qui est affecte ainsi que par ceux des bits de parametres qui ne sont
pas
masques Simultanement, le circuit de masque permet d'appli-
quer tous les bits, y compris les bits de parametres masques, au bus
d'arbitrage pendant la periode de conflit Les bits presents sur le bus
peuvent etre utilises par d'autres ressources du systeme, comme des
moyens d'enregistrement,
pour contr 8 ler l'etat du systeme et pour determiner l'effica-
cite des bits de parametres.
Ce masquage constitue une caracteristique souhaita-
ble du fait que, dans certaines conditions du systeme, il peut etre
souhaitable de negliger un ou plusieurs bits de
parametres dans la determination de l'acces au bus L'inven-
tion met en oeuvre la caracteristique de bus de masquage d'une maniere
insensible aux defaillances, qui empeche le bus de masque de masquer
les bits de priorite de dispositif
d'entree/sortie qui sont affectes Grace a ceci, un disposi-
tif d'entree/sortie particulier sera toujours selectionne
dans le cas d'une condition de defaut qui applique en perma-
nence un signal de masquage au bus de masquage.
L'invention procure egalement un bus de validation/ invalidation qui
comporte un conducteur particulier qui est dirige vers chaque
dispositif d'entree/sortie et-qui s'etend
d'un controleur de systeme vers le dispositif d'entree/sor-
tie Le conducteur est connecte dans chaque dispositif d'en-
tree/sortie a un circuit qui invalide effectivement le dispo-
sitif d'entree/sortie et l'empeche de demander l'acces au bus Cette
caracteristique est utile en liaison avec des defauts de
fonctionnement des circuits sous l'effet desquels
un dispositif d'entree/sortie pourrait appliquer en permanen-
ce au bus un signal ne comportant que des 1, pendant la
periode d'arbitrage, et monopoliser ainsi l'acces au bus.
Dans un autocommutateur de commutation par paquets, des paquets sont
enregistres dans une memoire tampon dans les
dispositifs d'entree/sortie Les circuits logiques de con-
flit d'utilisation des dispositifs d'entree/sortie sont en
competition pour acceder aux ressources communes qui com-
prennent de facon caracteristique un bus commun de transfert de
paquets, qu'on appelle ici un bus de donnees Un paquet est perdu s'il
est transmis vers un dispositif d'entree/ sortie qui contient deja un
ou plusieurs paquets dans sa memoire tampon et qui n'a pas
suffisamment de place pour enregistrer un autre paquet On peut reduire
le taux de
perte de paquets en dotant chaque dispositif d'entree/sor-
tie d'une memoire suffisante pour que le taux de perte de paquets soit
acceptable, sur un plan statistique, au niveau de trafic limite de
l'autocommutateur L'invention permet de concevoir l'autocommutateur de
commutation par paquets d'une maniere qui permet d'employer de plus
petites memoires pour donner le m 8 me taux de perte de paquets pour
un niveau donne du trafic de reseau Inversement, avec une capacite de
memoire fixe, le taux de perte de paquets sera plus faible
pour un niveau de trafic donne Du fait que la majeure par-
tie du cout et de la complexite de l'autocommutateur reside
de facon caracteristique dans la memoire ou la file d'atten-
te aux dispositifs d'entree/sortie, les circuits logiques de
conflit d'utilisation des dispositifs d'entree/sortie peu-
vent etre developpes considerablement, len procurant nean-
moins une diminution du cout et de la complexite du systeme, du fait
que les possibilites de l'invention permettent de realiser
d'importantes reductions de cout et de complexite dans la memoire
L'invention procure des moyens pour rendre l'algorithme d'arbitrage de
l'autocommutateur sensible a l'etat dynamique des dispositifs
d'entree/sortie, ainsi que des moyens pour modifier, trame par trame,
les parametres auxquels l'algorithme est sensible Ceci est accompli
par des moyens insensibles aux defaillances, sans sacrifier la nature
repartie des moyens d'arbitrage.
La configuration decrite ci-dessus resout le pro-
bleme de l'art anterieur dans la mesure o elle procure une plus grande
souplesse et une selection plus optimale des dispositifs
d'entree/sortie pour l'acces a une ressource ou
un bus, dans des systemes dans lesquels un numero de priori-
te fixe, dont la valeur determinerait par ailleurs la priori-
te d'acces au bus, est affecte a chaque dispositif d'entree/ sortie.
L'invention sera mieux comprise a la lecture de la
description qui va suivre d'un mode de realisation et en se
referant aux dessins annexes sur lesquels: La figure 1 est un schema
synoptique simplifie qui represente les composants d'un systeme
caracteristique dans lequel on peut utiliser l'invention; La figure 2
montre des details supplementaires du circuit de dispositif
d'entree/sortie de la figure 1 La figure 3 est un diagramme
sequentiel; Les figures 4 et 5 montrent les details du circuit de la
logique d'arbitrage du dispositif d'entree/sortie de la figure 2; et
La figure 6, qui se trouve sur la meme planche que la figure 3, montre
comment on doit disposer mutuellement
les figures 4 et 5.
La figure 1 represente un systeme de commutation par paquets dans
lequel l'invention est incorporee On voit sur la figure 1 un
controleur 100, comportant un generateur de polarite 122, des
dispositifs d'entree/sortie 110-1 a -n, un autocommutateur 107, et un
ensemble de bus qui interconnectent le controleur 100 et les
dispositifs d'entree / sortie 110 Un bus de paquets 105 recoit les
donnees qui proviennent de la sortie de donnees 111 de chaque
dispositif d'entree/sortie et qui sont dirigees vers un autre
dispositif d'entree/sortie Un bus de paquets 106 recoit ces donnees
apres leur passage par l'autocommutateur 107 et il les applique a
l'entree 112 de chaque dispositif d'entree/sortie Un bus d'horloge 103
achemine du controleur vers les dispositifs d'entree/sortie les
signaux qui sont representes sur la figure 3 Un bus d'arbitrage 102
recoit simultanement les bits de priorite
correspondants qui sont appliques sequentiellement par cha-
que dispositif d'entree/sortie demandeur pendant les perio-
des de conflit d'utilisation de bus Un conducteur de pola-
rite 101 applique aux dispositifs d'entree/sortie 110 un
potentiel provenant du controleur 100, a des instants selec-
tionnes, afin que ces dispositifs appliquent au bus 102 l'inverse de
tout bit du numero de priorite qui leur est affecte. Le bus de
validation/invalidation 108 comprend un conducteur unique allant a
chaque dispositif d'entree/sortie
et ce conducteur s'etend du controleur 100 vers chaque dispo-
sitif d'entree/sortie 110 Lorsque ce bus est place a l'etat actif, il
met hors service le dispositif d'entree/sortie associe et il lui
interd 4 t l'acces au bus d'arbitrage 102 et aux bus de paquets 105 et
106 Le bus de masque 104 consiste en un conducteur commun allant vers
tous les dispositifs d'entree/sortie, et il s'etend du controleur 100
vers les dispositifs d'entree/sortie Lorsque ce bus est place a
l'etat actif, il conduit a negliger une combinaison quelcon-
que des bits de parametres de dispositif d'entree/sortie, pendant une
periode de conflit, de facon que l'acces au bus soit accorde sur la
base des bits de parametres restants,
s'il y en a, et du numero de priorite qui est affecte a cha-
que dispositif d'entree/sortie.
Le processeur de donnees 120-1 et le controleur de terminaux 120-n,
associe aux terminaux 121, constituent des
exemples du type de ressources que peuvent desservir les dis-
positifs d'entree/sortie Comme il est caracteristique dans la
commutation par paquets, un dispositif d'entree/sortie emetteur qui
obtient l'acces au bus de paquets 105, emet sur le bus de paquets 105
n'importe quelles donnees desirees, et'ces donnees transitent par
l'autocommutateur 107 et le bus
de paquets 106 pour etre appliquees a l'entree 112 du dispo-
sitif d'entree/sortie vers lequel l'information est dirigee.
La figure 2 montre des details supplementaires des
dispositifs d'entree/sortie 110 de la figure 1 Chaque dispo-
sitif d'entree/sortie comprend une interface d'entree/sortie 200, une
interface de bus d'entree 210 et une interface de bus de sortie 220
L'interface de bus d'entree 210 comprend un circuit logique
d'arbitrage 218 et une memoire tampon 213 qui applique des donnees au
bus de paquets 105 L'interface 210 comprend en outre une memoire
premier entre-premier sorti 211, et un controleur de memoire premier
entre-premier sorti,
214 La memoire premier entre-premier sorti recoit de l'in-
formation sous forme de paquets a partir de l'interface 200 et elle
l'enregistre temporairement jusqu'a ce qu'elle soit lue et dirigee
vers le bus de paquets 105 par l'intermediaire
de la memoire tampon Le controleur de memoire premier entre-
premier sorti 214 recoit par la ligne 212 l'information pro-
venant de la memoire premier entre-premier sorti, avec une information
de longueur qui consiste par exemple en bits specifiant si la
memoirepremier entre-premier sorti est au
moins a demi-pleine ou si elle est pleine, au moment consi-
dere Le controleur de memoire premier entre-premier sorti transmet
cette information par les lignes 206 et 207 vers le
circuit logique d'arbitrage 208 qui utilise cette informa-
tion en tant que bits de parametres supplementaires dans un
but de resolution de conflit.
L'interface de bus de sortie 220 contient les cir-
cuits par lesquels le dispositif d'entree/sortie recoit
l'information qui provient du bus de paquets 106 Ces cir-
cuits comprennent une memoire tampon 221, une memoire premier
entrepremier sorti 227, un controleur de memoire premier entre-premier
sorti, 225, et un circuit de reconnaissance de
paquet 223.
De facon caracteristique, le processeur de donnees qui est desservi
par le dispositif d'entree/sortie de
la figure 2 applique sur la ligne 116-1 un paquet d'informa-
tion a emettre vers un autre dispositif d'entree/sortie, et ce paquet
transite par l'interface d'entree/sortie 200 et la
ligne 201 vers la memoire premier entre-premier sorti 211.
Le controleur de memoire premier entre-premier sorti 214
detecte la reception d'un paquet complet par la memoire pre-
mier entre-premier sorti 211, et il emet une demande d'acces au bus
vers le circuit logique d'arbitrage 218 qui tente alors pendaiut
l'intervalle de conflit d'utilisation suivant d'obtenir l'acces au bus
105 pour le dispositif d'entree/ sortie Lorsque cet acces est obtenu,
le controleur de memoi-
re premier entre-premier sorti 214 commande la memoire premier
entrepremier sorti 211 de facon qu'elle applique le paquet
d'information qu'elle contient au bus de paquets 105,
par l'intermediaire de la memoire tampon 213 Cette informa-
tion comprend une information d'en-tete qui identifie le dis-
positif d'entree/sortie vers lequel le paquet est emis. Apres etre
passe par l'autocommutateur 107 de la figure 1, l'information est
appliquee par le bus de paquets 106 a la ligne 112 *du dispositif
d'entree/sortie recepteur, et par sa memoire tampon 221 a sa memoire
premier entrepremier sorti
227 et a son circuit de reconnaissance de paquet 223 L'ele-
ment 223 detecte le fait que l'information qui se trouve maintenant
dans la memoire premier entre-premier sorti 227 est effectivement
destinee a ce dispositif d'entree/sortie,
puis, au moyen du controleur de memoire premier entre-
premier sorti 225, il commande la memoire premier entre-
premier sorti 227 de facon qu'elle emette l'information vers le
dispositif desservi par le dispositif d'entree/sortie
recepteur, par l'intermediaire de la ligne 202, de l'interfa-
ce d'entree/sortie 201 et de la ligne 117.
La figure 3 montre les formes des signaux d'horloge et de commande qui
sont appliques aux dispositifs d'entree/ sortie par le bus d'horloge
103 Le signal du haut est une impulsion de trame positive et identifie
le debut de chaque trame Un intervalle de conflit d'utilisation de bus
commence avec chaque impulsion de trame Cette trame est aussi longue
qu'il est necessaire pour transmettre un paquet complet.
L'operation logique de conflit d'utilisation de bus et la transmission
d'un paquet peuvent avoir lieu simultanement pendant chaque trame, et
le dispositif d'entree/sortie qui sort vainqueur d'un cycle de conflit
d'utilisation commande le bus de paquets 105 pendant la trame suivante
Le signal du bas est le signal d'horloge de bit et on l'utilise pour
un certain nombre d'operations de commande pendant d'intervalle
de conflit d'utilisation ou d'arbitrage.
Les figures 4 et 5 representent un mode de realisa-
tion detaille du circuit logique d'arbitrage 218 de la figure 2 Ce
circuit fait intervenir des bits de code de priorite supplementaires
ainsi qu'un bus d'invalidation ou un bus de masque qui fait en sorte
que chaque dispositif
d'entree/sortie demandeur ignore certains bits d'etat pre-
sents sur le bus d'arbitrage lorsque le potentiel d'invali-
dation est applique.
Pendant le cycle d'arbitrage de base, le numero de
dispositif d'entree/sortie affecte, qui est cable dans l'ele-
ment 527, est charge dans le registre a decalage 500, A
entree en parallele et sortie en serie, par la ligne 528.
L'impulsion HORLOGE DE TRAME est appliquee a l'entree CHARGE-
MENT du registre a decalage 500 par la ligne 426 Lorsque l'impulsion
HORLOGE-DE TRAME passe a l'etat haut, tous les bits du numero de
dispositif d'entree/sortie affecte sont charges en parallele dans le
registre a decalage 500 On supposera a ce moment que les signaux
correspondant au bit d'etat plein (ligne 524), au bit d'etat a
demi-plein, (ligne 522) et au bit d'instantane (ligne 423) qui sont
appliques au registre a decalage 500 sont a l'etat bas (on envisagera
ces signaux ulterieurement).
Au moment de la mise sous tension du dispositif d'entree/sortie, les
bascules 410, 412, 418, 421 et 422 sont restaurees par le signal RAZ
GENERALE qui est applique a leurs entrees de remise a zero respectives
CLR par la ligne 416 Les sorties Q respectives de ces bascules sont a
l'etat
bas lorsque les bascules sont restaurees.
Lorsqu'un signal DEMANDE EN ATTENTE, 216, provient du controleur de
memoire premier entre-premier sorti 214, du fait que le dispositif
d'entree/sortie demande l'acces au bus, un etat haut est transmis par
la ligne 216 vers l'entree de droite de la porte NON-ET 430 et
l'entree inferieure de la porte ET 417 Cet etat haut valide ces portes
Lorsque l'impulsion HORLOGE DE TRAME passe a l'etat haut sur la ligne
426, la sortie de la porte NON-ET 430 passe a l'etat bas Le signal de
sortie a l'etat bas de la porte NON-ET 430 est transmis par la ligne
431 a l'entree de prepositionnement,
active a l'etat bas, de la bascule de type D 410, et a l'en-
tree de positionnement active a l'etat bas de la bascule RS 412 Ce
signal d'entree a l'etat bas positionne les deux bascules et fait
passer leurs sorties Q a l'etat haut Le signal de la sortie Q a l'etat
haut de la bascule RS 412
est transmis par la ligne 413 de facon a valider partielle-
ment la porte NON-ET a 3 entrees, 406 Cet etat haut valide
egalement l'entree D de la bascule de type D 421.
Tous les bits presents dans le registre a decalage 500 sont maintenant
decales en serie hors du registre a decalage, un bit a la fois, sous
l'effet de chaque impulsion
de l'horloge de bit, sur la ligne 501, vers l'entree infe-
rieure de la porte OU-EXCLUSIF 404 On supposera maintenant que
l'entree superieure de la porte OU-EXCLUSIF 404 est a l'etat bas, ce
qui fait que cette porte transmet inchanges vers la ligne 405 les
signaux qui sont appliques sur l'entree inferieure par la ligne 501 Le
signal de sortie de la porte
* OU-EXCLUSIF 404 est transmis par la ligne 405 vers l'entree cen-
t*ae Jgauche de laporte NON-ET 406 et vers l'entree inferieure de la
porte OU-EXCLUSIF 409 Les entrees de droite et de gauche de la porte
NON- ET 406 sont validees a ce moment, ce qui fait que les bits
appliques sur son entree centrale sont inverses et sont transmis vers
le bus d'arbitrage 102 par
la ligne 407.
Le reunion logique des bits de priorite appliques
au bus 102 par tous les dispositifs d'entree/sortie deman-
deurs est appliquee par le bus 102 a l'entree superieure de la porte
OUEXCLUSIF 409, par l'intermediaire de la ligne 408, ainsi qu'a
l'entree superieure de la porte 417 La porte OU-EXCLUSIF 409 compare
la valeur du chiffre qui se trouve sur le bus d'arbitrage 102 au
moment considere avec la valeur du chiffre que ce dispositif
d'entree/sortie place sur le bus S'il y a une discordance, les signaux
d'entree appliques a la porte OUEXCLUSIF 409 sont en correspondance
et la sortie de la porte OU-EXCLUSIF 409 passe a l'etat bas.
On dit qu'il existe une discordance lorsque le dispositif
d'entree/sortie tente d'appliquer un etat haut sur le bus, sous la
forme d'un O, parlasortie dela porte 406, a un moment auquel le bus
est amene a l'etat bas par au moins un autre dispositif
d'entree/sortie qui applique un 1 au bus, par la sortie de sa porte
406 Ainsi, lorsqu'une telle discordance existe, l'entree inferieure de
la porte 409 est a l'etat bas, a cause du O qui provient du registre a
decalage du dispositif d'entree/sortie considere; et l'entree
superieure de la porte est egalement a l'etat bas a cause du 1 qui est
applique sous forme inversee au bus 102 par la porte 406 d'un autre
dispositif d'entree/sortie Dans ces conditions, la porte 409 genere un
signal a-l'etat bas,
en tant que signal de discordance Ceci signifie que le dis-
positif d'entree/sortie qui applique un 1 a une priorite superieure et
que le dispositif d'entree/sortie qui applique
un O doit se retirer du conflit d'utilisation.
-Le signal de discordance a l'etat bas qui provient de la porte
OUEXCLUSIF 409 est transmis par la ligne 439 a
l'entree D de la bascule de type D 410 Au debut de l'impul-
sion d'horloge de bit suivante, la sortie Q de la bascule de type D
410 passe a l'etat bas et cet etat bas actif est transmis par la ligne
411 a l'entree R, active a l'etat bas, de la bascule RS 412 Cet etat
bas restaure la bascule RS 412 Le signal a l'etat bas resultant sur la
sortie Q de la bascule RS 412 est transmis par la ligne 413 vers
l'entree de
droite de la porte NON-ET 406 Cet etat bas retire effective-
ment la porte NON-ET 406 du bus 102 en invalidant son entree de droite
Ainsi, le dispositif d'entree/sortie des figures
4 et 5 n'a pas gagne l'arbitrage, dans les conditions suppo-
sees ci-dessus On supposera maintenant qu'il n'y a pas de detection
d'une discordance La sortie de la porte OU-EXCLUSIF 409 demeure a
l'etat haut lorsque chaque chiffre est applique,
du fait que les deux signaux d'entree de la porte ne corres-
pondent pas Ce signal de sortie a l'etat haut est transmis
par la ligne 43:9 a l'entree D de la bascule de type D 410.
Sous l'effet de ce signal d'entree a l'etat haut, la sortie Q de cette
bascule demeure a l'etat haut et cet etat haut est transmis par la
ligne 411 a l'entree de restauration active a l'etat bas de la bascule
RS 412 Ce signal a l'etat haut sur l'entree de restauration active a
l'etat bas de la bascule RS
412 ne restaure pas cette bascule et, par consequent, sa sor-
tie Q demeure a l'etat haut Le signal de la sortie Q de la bascule RS
412 est transmis par la ligne 413 a l'entree de
droite, parmi les 3 entrees de la porte NON-ET 406 Ceci per-
met a cette porte de continuer de transmettre les bits de
priorite vers le bus d'arbitrage 102 et de maintenir le dis-
positif d'entree/sortie dans le conflit d'utilisation.
Un dispositif d'entree/sortie gagne l'arbitrage pour le bus 102
lorsque sa porte OU-EXCLUSIF 409 ne detecte pas de condition de
discordance Ceci maintient a l'etat haut les sorties Q des bascules
410 et 412 Le signal de la sortie Q a l'etat haut de la bascule RS 412
est transmis par la ligne 413 a l'entree D de la bascule de type D 421
La transition de
l'etat bas a l'etat haut de l'impulsion HORLOGE DE TRAME sui-
vante positionne a l'etat haut la sortie Q de la bascule de type D 421
Le signal a l'etat haut de la sortie Q de la bascule 421 est transmis
par la ligne 217, en tant que signal DISPOSITIF SELECTIONNE Le signal
DISPOSITIF SELECTIONNE est egalement transmis a l'entree R de la
bascule RS 422, pour restaurer a l'etat bas sa sortie Q Ce signal a
l'etat bas de la sortie Q de la bascule RS 422 est transmis par la
ligne 423 au registre a decalage 500, en tant que O pour le bit SSB.
Conformement a l'invention, des bits de code de priorite
supplementaires sont ajoutes aux bits de numero de dispositif
d'entree/sortie affecte de l'element 527, en tant que bits de plus
fort poids du code de priorite du dispositif d'entree/sortie, pendant
un conflit d'utilisation Ces bits sont fournis par des bascules 521 et
523 qui agissent lor squ'un etat "PLEIN" ou "DEMI- PLEIN" est detecte
par le
controleur de memoire premier entre-premier sorti 214.
Lorsque le controleur de memoire premier entre-premier sorti 214
determine que la memoire premier entre-premier sorti 211 est au moins
a demi-pleine, un signal DEI Vf I-TLEIN, a l'etat haut, est transmis
par la ligne 206 du controleur de memoire premier entre-premier sorti
214 vers l'entree D de la bascule de type D 521 La transition de
l'etat bas vers l'etat haut de l'impulsion HORLOGE DE TRAME suivante
sur l'entree CLK de la bascule 521, transmise par la ligne 426,
positionne la bascule pour faire passer sa sortie Q a l'etat haut
L'etat haut de la sortie Q de la bascule de type D 521 est transmis
par le ligne 522 a l'entree 2 SB du registre a decalage 500.
Le retard dans la bascule 521 permet au meme front d'horloge du signal
HORLOGE DE TRAME d'actionner a la fois la bascule
521 et le registre a decalage 500, sans condition d'indeter-
mination. Lorsque le controleur de memoire premier entre-
premier sorti 214 determine que la memoire premier entre-
premier sorti 211 est pleine, un signal PLEIN a l'etat haut est
transmis par la ligne 207, du controleur de memoire premier
entre-premier sorti 214 vers l'entree D de la bascule 523 La
transition vers l'etat haut du signal HORLOGE DE TRAME suivante sur
l'entree CLK de la bascule 523 positionne la bascule pour faire passer
sa sortie Q a l'etat haut Cet etat haut de la sortie Q de la bascule
523 est transmis par la ligne 524 a l'entree MSB du registre a
decalage 500 Le retard dans la bascule 523 permet au meme front
d'horloge du signal HORLOGE DE TRAME d'actionner a la fois la bascule
523
et le registre a decalage 500, sans condition d'indetermila-
tion. Les bits provenant des bascules 521 et 523 changent la priorite
pour l'arbitrage entre dispositifs d'entreel sortie sur la base d'une
determination d'etat plein ou a demi-plein Ces bits sont ensuite
charges dans le registre a decalage 500, en compagnie du bit
d'instantane present sur la ligne 423 et du numero de dispositif
d'entree/sortie affecte
et cable, 527, transmis par la ligne 528.
Le bit d'instantane est positionne a 1 par le compteur 514,
fonctionnant en diviseur par 3, si aucun autre dispositif
d'entree/sortie n'applique un 1 en tant que bit d'instantane au bus
d'arbitrage 102, au moment auquel le bit SSB est lu dans le registre a
decalage et applique au bus 102 Le bus est a l'etat haut a ce moment,
du fait que tous les dispositifs d'entree/sortie appliquent un 0 Le
compteur 514, fonctionnant en diviseur par 3, est restaure par chaque
impulsion TRAME et il compte les impulsions d'horloge de bit suivantes
qui sont appliquees sur son entree CLK par la ligne 425. Pour que le
front montant de l'impulsion que genere le compteur 514, fonctionnant
en diviseur par 3, introduise correctement le bit d'instantane dans la
bascule 418, il faut veiller a ce que, pour la combinaison
particuliere de
composants qui est choisie, le signal d'instantane soit sta-
ble sur l'entree D de la bascule 418 au moment o l'impulsion d'horloge
arrive du compteur 514 Une condition potentielle d'indetermination
existe ici, du fait que le front montant de l'horloge de bit sous
l'effet duquel le circuit logique d'arbitrage place le bit suivant sur
le bus d'arbitrage 102, attaque egalement l'entree d'horloge du
compteur 514 Pour la
plupart des modes de realisation, une analyse des caracteris-
tic temporelles dans le cas le plus defavorable montrerait
que le retard produit par la combinaison des retards occa-
sionnes par le registre a decalage 500, la porte 404, la porte
d'attaque de bus 406, la capacite du bus d'arbitrage 102 et la porte
417 est tres superieur au retard dans le
compteur 514, ce qui evite toute condition d'indetermination.
Si un probleme d'indetermination existait pour un choix par-
ticulier de composants logiques, un element de retard inter-
cale entre la porte 417 et l'entree D de la bascule 418 ferait
disparaitre le probleme Les bits SSB presents sur le bus d'arbitrage
102 representent un O et ils sont appliques sous la forme d'un etat
haut a l'entree superieure de la porte ET 417 -Du fait que l'entree
d'horloge de la bascule de type D 418 n'est attaque que par la
troisieme impulsion d'horloge
de bit qui provient du compteur 514, fonctionnant en divi-
seur par 3, la sortie Q de cette bascule ne peut etre posi-
tionnee a l'etat haut que si la sortie de la porte ET 417 est a l'etat
haut a ce moment La sortie de la porte ET 417 n'est a l'etat haut au
moment de la troisieme impulsion d'horloge de bit que s'il n'y a pas
de bits d'instantane a l'etat 1 sur le bus d'arbitrage 102 et si ce
dispositif d'entree/sortie comporte un signal DEMANDE EN ATTENTE
actif, a l'etat haut, sur la ligne 216 Dans ce cas, un signal a l'etat
haut est applique par la ligne 114-1 et la porte 417 de facon a
positionner la bascule 418 lorsqu'elle recoit le signal d'horloge qui
provient du compteur 514 Le signal de la sortie Q a l'etat haut de la
bascule de type D 418 est applique a l'entree de positionnement S de
la bascule RS 422,
par la ligne 419, pour positionner sa sortie Q a l'etat haut.
Ce signal de sortie a l'etat haut est transmis sous la forme d'un 1 a
l'entree SSB du registre a decalage 500, par la ligne 423 Le bit
d'instantane est ensuite charge dans le registre a decalage 500 par la
transition vers l'etat bas du signal
HORLOGE DE TRAME suivant.
Tous les bits contenus dans le registre a decalage 500, a entree en
parallele et sortie en serie, sont ensuite decales hors du registre a
decalage, un bit a la fois, sous l'effet de chaque impulsion du signal
d'horloge de bit, sur la ligne 501, en direction de la porte
OU-EXCLUSIF 404 Avec l'entree superieure de la porte 404 a l'etat bas,
les bits
demeurent inchanges dans leur passage par la porte OU-
EXCLUSIF 404 Le compteur 403 et la bascule 405 sont incor-
pores pour compter lesimpulsions d'horloge de bit et pour empecher
qu'un signal present sur le bus de polarite 101 inverse les trois
premiers bits de priorite (bits d'etat plein, d'etat demi-plein et
d'instantane), et pour permettre a un signal present sur le bus de
polarite 101 d'inverser uniquement les bits d'adresse de dispositif
d'entree/sortie affectee qui proviennent de l'element 527 Un signal
present
sur le bus de masque 104 ne peut masquer que les bits d'ins-
tantane et les bits d'etat plein et d'etat demi-plein.
Le compteur 433, fonctionnant en diviseur par 3,
et la bascule RS 435 sont restaures chaque fois que l'impul-
sion HORLOGE DE TRAME passe a l'etat haut, sur la ligne 426.
Ceci fait apparaitre un signal de sortie a l'etat bas sur la sortie Q
de la bascule RS 435 Cet etat bas est transmis par la ligne 436 a la
porte ET 402 et a la porte OU 437 Du fait que, l'entree inferieure de
la porte OU 437 recoit un etat bas par la ligne 436, la sortie de
cette porte transmet les signaux recus a partir du bus de masque 104,
par la ligne
118-1 Lorsque le bus de masque est a l'etat bas pour effec-
tuer une operation MASQUE, l'etat bas qui est applique a la porte 437
par la ligne 118-1 maintient la sortie de la porte 437 a l'etat bas
Cet etat bas est transmis par la ligne 438 a uane entree de la porte
NON-ET 406 Ceci invalide la porte 406 et maintient la sortie de la
porte a l'etat haut, ce qui la rend incapable d'appliquer au bus
d'arbitrage 102 les bits du registre a decalage qui sont recus a
partir de la porte
404 Lorsque le bus de masque est a l'etat haut, pour repre-
senter un etat non masque, le signal de sortie de la porte OU 437 est
a l'etat haut et il est applique a la porte NON-ET 406 Ceci valide
partiellement la porte 406, ce qui fait que les bits de priorite
peuvent etre transmis au bus d'arbitrage 102 lorsque les trois autres
signaux d'entree de la porte 406
sont a l'etat haut.
Le signal d'entree a l'etat bas present sur la ligne 436 qui provient
de la bascule 435 est egalement applique a l'entree inferieure de la
porte 402 pour invalider cette porte, afin d'empecher le passage de
tout signal d'inversion de polarite qui pourrait etre recu a partir du
bus de polarite 101 sur la ligne 113-1 pendant les instants des bits
MSB, 25 B, et SSB Le signal de sortie resultant a l'etat bas que
fournit la porte ET 402 invalidee est applique par la ligne 403 a
l'entree superieure de la porte OU-EXCLUSIF 404 Ceci permet a la porte
404 de recevoir par la ligne 501 les bits de sortie du registre a
decalage 500, de les transmettre inchanges et de les appliquer par la
ligne 405 a une entree de la porte NON-ET
406 et a l'entree inferieure de la porte OU 409.
Le compteur 433, fonctionnant en diviseur par 3, est incremente au fur
et a mesure du decalage de chaque bit hors du registre a decalage 500,
par l'horloge de bit Lorsque 3 impulsions d'horloge ont ete comptees,
les trois premiers bits (bits d'etat plein, d'etat demi-plein et
d'instantane) ont ete decales hors du registre a decalage 500 et le
compteur 433, fonctionnant en diviseur par 3, positionne sa sortie a
l'etat haut et cet etat est transmis par la ligne 434 a la bascule RS
435 L'entree S de la bascule RS 435 est placee a l'etat haut et cette
bascule positionne sa sortie Q a l'etat haut Le signal de sortie a
l'etat haut de la bascule RS 405
est applique a la porte ET 402 et a la porte OU 437.
Le signal d'entree a l'etat haut qui est applique a la porte OU 437
force sa sortie a l'etat haut Ceci empeche qu'un signal du bus de
masque a l'etat bas, susceptible d'etre recu ultrerieurement par la
ligne 118-1, soit transmis par la porte OU 437 Le signal de sortie a
l'etat haut de la porte OU 437 est transmis a la porte NON-ET 406 par
la ligne 438, pour valider partiellement cette porte Ceci empeche
toute possibilite de masquage des bits de priorite du numero de
dispositif d'entree/sortie affecte, provenant du bus 102. Le signal
d'entree a l'etat haut qui est applique a-la porte ET 402 a partir de
la bascule RS 435 par la ligne 436, valide partiellement la porte ET
402 Ceci permet au bus de polarite 101 de transmettre des signaux
d'inversion de polarite vers l'entree superieure de la porte
OU-EXCLUSIF 404, par l'intermediaire de la ligne 113-1 et de la porte
ET 402 Lorsque le signal d'inversion du bus de polarite et les bits de
numero de dispositif d'entree/sortie provenant du
registre a decalage 500 sont tous deux a l'etat haut a l'en-
-tree de la porte OU-EXCLUSIF 404, la sortie de cette porte est a
l'etat bas Si les signaux d'entree provenant du bus de polarite et les
numeros de dispositif d'entree/sortie sont differents, la sortie est a
l'etat haut Ainsi, un signal a l'etat bas provenant du bus de polarite
101 permet
a tout bit de numero de dispositif d'entree/sortie de tra-
verser sans modification la porte OU-EXCLUSIF 404 Un signal d'entree a
l'etat haut provenant du bus de polarite inverse tout bit de numero de
dispositif d'entree/sortie au passage par la porte OU-EXCLUSIF 404 Le
signal de sortie de la porte OU-EXCLUSIF est a nouveau applique a une
entree de la porte
NON-ET 406 et a la porte OU-EXCLUSIF 409, par la ligne 405.
L'entree de gauche de la porte NON-ET 406 est nor-
malement validee par la bascule 442, par l'intermediaire de la ligne
443 La bascule 442 peut valider ou invalider le circuit logique
d'arbitrage de dispositif d'entree/sortie,
en synchronisme avec l'horloge de trame, au debut d'une tra-
me Lorsqu'un etat haut est present sur la ligne 119-1, la bascule de
type D 442 est positionnee a l'etat haut par l'impulsion HORLOGE DE
TRAME, appliquee par la ligne 426 Le signal de sortie a l'etat haut
present en Q est transmis a l'entree de gauche de la porte ET 406, par
la ligne 443, pour valider partiellement la porte La bascule 442
demeure positionnee avec sa sortie Q a l'etat haut, jusqu'a ce que
le controleur 100 applique un signal INVLIDATION DE DISPOSI-
TIF sur l'entree D de la bascule, par l'intermediaire de la
ligne 119-1, pour invalider ce dispositif d'entree/sortie.
L'entree de droite de la porte NON-ET a 4 entrees 406 est validee par
la ligne 413, comme indique precedemment. -La porte NON-ET 406 est
ainsi validee sur ses 4 entrees et le signal d'entree qui provient de
la porte 404 est inverse et il est transmis par la ligne 407, en tant
que bits de priorite, vers le bus d'arbitrage 102 Les bits de priorite
presents sur le bus 102 sont appliques a la porte OU 409 et a la porte
417 La porte OU 409 compare la valeur de chiffre de ce qui est present
sur le bus d'arbitrage 102 avec la valeur de chaque chiffre que ce
dispositif d'entree/sortie place sur le bus S'il y a une discordance,
les deux signaux d'entree appliques a la porte OU 409 sont a l'etat
bas, et la sortie de la porte OU 409 passe a l'etat bas Le signal de
sortie a l'etat bas provenant de la porte OU 409 est applique a
l'entree D de la bascule de type D 410 Ceci restaure les bascules 410
et 412 et retire le dispositif d'entree/sortie du conflit
d'utilisation, comme il a ete decrit par ailleurs S'il n'y a pas de
discordance, l'un des signaux d'entree de la porte OU 409 est a l'etat
haut et le signal de sortie de la porte est a l'etat haut Ce signal de
sortie a l'etat haut est applique en D sur la bascule de type D 410
Lorsqu'un etat haut est present sur
l'entree D de la bascule de type D 410, le cycle d'arbitra-
ge de base se poursuit jusqu'a l'achevement, comme on l'a
envisage precedemment.
Il va de soi que de nombreuses modifications peuvent etre apportees au
dispositif decrit et represente,
sans sortir du cadre de l'invention.
Claims
_________________________________________________________________
REVENDICATIONS
1 Systeme pour l'attribution de l'acces a une ressource ( 105)
fonctionnant en mode partage a la demande, parmi un ensemble d'unites
( 110), dans lequel un numero de priorite particulier a N chiffres (
527) est affecte a chaque unite, le systeme comprenant: un controleur
de systeme ( 100); un bus d'arbitrage ( 102) qui interconnecte toutes
les unites ( 110); un circuit d'arbitrage ( 218) dans chacune des
unites ( 110) pour demander l'acces a la ressource ( 105) fonctionnant
en mode partage a la demande; caracterise en ce
que le circuit d'arbitrage comprend: un ensemble de disposi-
tifs logiques a etats multiples ( 521, 523); un circuit de commande
logique destine a commuter de facon selective et combinee les
dispositifs logiques d'un premier etat vers un second etat, dans
chacune des unites, sous la commande de
parametresspecifies qui representent l'etat dynamique pre-
sent des unites; un circuit de registre ( 500) qui est desti-
ne a former un numero de priorite dynamique de chacune des unites en
appliquant les signaux de sortie des dispositifs logiques ( 522, 524),
en tant que chiffres de parametres, aux positions de chiffres de plus
fort poids du numero dynamique, et en appliquant les chiffres du
numero de priorite affecte ( 527) aux positions de moindre poids de
numero dynamique et en ce que le systeme comprend en outre: un
conducteur de masque ( 104) qui interconnecte les unites ( 110); un
premier
circuit ( 124) appartenant au controleur ( 100) qui est desti-
ne a appliquer un signal d'inversion de masque au conducteur de masque
( 101) a des 'instants selectionnes; un circuit de superposition (
406) dans chacune des unites qui, au moment
considere, demandent l'acces a la ressource ( 105) fonction-
nant en mode partage a la demande, qui est destine a super-
poser simultanement les chiffres correspondant au numero de priorite
dynamique associe sur le bus d'arbitrage ( 102), en procedant
sequentiellement, chiffre par chiffre; un circuit d'invalidation (
440) dans chacune des unites qui demandent l'acces, ce circuit ayant
pour action d'invalider le circuit de superposition ( 406), aussi
longtemps que le signal de
1 9442
masque est present sur le bus de masque, de facon que les chiffres de
parametres d'une unite demandant l'acces soient superposes sur le bus
d'arbitrage; un circuit de comparaison ( 409) dans chacune des unites
( 110) qui demandent l'acces, destine a comparer la valeur de chiffre
presente sur le bus d'arbitrage ( 102) qui est connecte a l'unite,
avec la valeur de chiffre correspondante qui est appliquee par l'unite
demandant l'acces; et un second circuit ( 421) destine a retirer du
conflit pour l'acces a la ressource une des unites ( 110) qui demande
l'acces, sous l'effet de la detection d'un resultat determine pour la
comparaison entre une valeur de chiffr e du bus et la valeur de
chiffre correspondante qui est appliquee par l'unite; le circuit
d'invalidation ( 440) fonctionnant de facon que la preference pour
l'acces a la ressource, entre les unites qui demandent l'acces, soit
determinee par les chiffres de parametres qui sont appliques au bus et
par les chiffres appliques des numeros de priorite
affectes des unites qui demandent l'acces.
2 Systeme selon la revendication 1, caracterise en ce que le circuit
de commande logique comprend: une
memoire tampon ( 213) dans chaque unite, un controleur d'arbi-
trage ( 214) destine a controler la memoire tampon, dans cha-
que unite, pour determiner si elle est pleine a moins de X pour cent,
ou pleine a X pour cent, ou pleine d'information que l'unite doit
appliquer a la ressource fonctionnant en mode partage a la demande (
105), un premier circuit ( 206) qui est destine a commuter d'un
premier etat a un second etat un premier dispositif logique ( 521)
dans chaque unite, lorsque la memoire tampon de l'unite est au moins
pleine a X pour
cent, et un second circuit ( 207) destine a commuter d'un pre-
mier etat a un second etat le second des dispositifs logiques ( 523)
d'une unite, lorsque la memoire tampon de l'unite est pleine; et le
registre ( 500) applique a la ressource les signaux de sortie des
dispositifs logiques positionnes, en tant que chiffres de parametres
qui constituent les chiffres
de plus fort poids du numero de priorite dynamique.
3 Systeme selon la revendication 2, caracterise en ce que le circuit
de commande logique comprend en outre: un
troisieme dispositif logique ( 422) dans chaque unite, comman-
de par le controleur de systeme pour definir un instant d'instantane,
et un quatrieme dispositif logique ( 418, 417) dans chaque unite,
destine a enregistrer une demande d'acces a la ressource qui est
presente pendant un instant d'instan- tane; et le quatrieme dispositif
logique ( 418) comprend une
porte ( 417) qui est destinee a commuter le troisieme disposi-
tif logique ( 422) d'un premier etat a un second etat dans
chaque unite dans laquelle une demande de service est presen-
te pendant un instant d'instantane, et le troisieme dispositif logique
( 422) dans le second etat genere un bit d'instantane ( 423), en tant
que l'un des bits de parametres du numero de
priorite dynamique de l'unite.
4 Systeme selon l'une quelconque des revendica-
tions 1 ou 3, caracterise en ce que le circuit d'arbitrage comprend en
outre un troisieme circuit ( 436) qui est destine a empecher
l'invalidation du circuit de superposition par un signal de masque
present sur le bus de masque, chaque fois que les chiffres du numero
de priorite affecte d'une unite
demandant l'acces sont superposes sur le bus d'arbitrage.
Systeme selon la revendication 1, caracterise en ce qu'il comprend un
conducteur de validation/invalidation
( 108); et un circuit qui reagit a l'application d'un poten-
tiel par le conducteur de validation/invalidation en invali-
dant l'unite pour empecher que celle-ci demande l'acces a la
ressource fonctionnant en mode partage a la demande.
6 Procede d'attribution de l'acces a une ressource fonctionnant en
mode partage a la demande, parmi un ensemble d'unites, dans lequel un
numero de priorite particulier a n chiffres est affecte a chaque
unite, pour determiner l'acces
a la ressource lorsque plusieurs unites demandent simultane-
ment l'acces, caracterise en ce que: (a) on positionne de facon
combinee des dispositifs logiques a etats multiples dans chaque unite,
pour representer l'etat dynamique present de parametres specifies de
l'unite; (b) on forme dans chaque unite un numero de priorite
dynamique d'unite qui comporte dans ses positions de chiffre de plus
fort poids des chiffres qui sont generes par les dispositifs et qui
representent les
2 25194
parametres de l'unite, et qui comporte da/ ses positions de chiffres
de moindre poids les chiffres S numero de priorite affecte a l'unite;
(c) on interconne Xee les unites avec un bus de masque et un bus
d'arbitrage"$ (d) on applique un signal de masque au bus de masque 'a
des instants selection- nes; (e) on superpose simultan Znent sur le
bus d'arbitrage, en procedant sequentiellemer-1, chiffre par chiffre,
les chiffres correspondants diynumero de priorite dynamique de chacune
des unites qui cr-emandent l'acces au moment considere; (f) on
interdit la superposition de chiffres de parametres sur le bus
d'arbitrage chaque fois qu'un signal de masque est
present sur le bus de masque; (g) on compare sequentielle-
ment les valeurs de chiffre superposees sur le bus d'arbi-
trage avec les valeurs de chiffre correspondantes qui sont appliquees
par chacune des unites demandant l'acces; (h) on retire du conflit
pour l'acces a la ressource une unite demandant l'acces, sous l'effet
de la detection d'un resultat determine pour la comparaison entre la
valeur de chiffre du bus d'arbitrage et la valeur du chiffre
correspondant qu'applique l'unite au moment considere; et (i) on
accorde l'acces a la ressource a l'unite qui demeure dans le conflit
apres que tous ses chiffres de numero de priorite dynamique
ont ete appliques au bus d'arbitrage.
7 Procede selon la revendication 6, dans lequel
certains des chiffres de parametres dans chaque unite deman-
dant l'acces sont generes par les operations suivantes: (a) on contr 8
le une memoire tampon dans l'unite pour determiner si.elle est pleine
a moins de X pour cent, ou pleine a X pour cent ou pleine
d'information en attente d'etre appliquee par l'unite a la ressource;
(b) on commute d'un premier etat a un second etat un premier
dispositif logique d'une unite, lorsque la memoire de l'unite est au
moins pleine a X pour cent; (c) on commuted'un premier etat a un
second etat un second dispositif logique d', une unite lorsque la
memoire de l'unite est pleine; et (d) oi applique les signaux de
sortie des dispositifs logiques au bua'\d'arbitrage, en tant que
chiffres de parametres constituanrt les chiffres de plus fort poids du
numero de priorite dynamique 'de Njunite qui demande _IN% l'acces. 8
Procede selon la revendication 7, caracterise en ce qu'on genere l'un
au moins des chiffres de parametres
dans chaque unite demandant l'acces, par les operations sui-
vantes: (a) on definit un instant d'instantane; (b) on
commute d'un premier etat a un second etat un troisieme dis-
positif logique dans chaque unite demandant l'acces, pendant
l'instant d'instantane; (c) on applique un chiffre d'instan-
tane au-bus, en tant que l'un des chiffres de parametres, dans chaque
unite demandant l'acces, pendant l'instant d'instantane, et (d) on
commuted Cn second etat a un premier etat le dispositif logique dans
chaque unite a laquelle l'acces a la ressource est accorde par la
suite, tout en
appliquant le bit d'instantane au bus.
9 Procede selon l'une quelconque des revendica-
tions 7 ou 8, caracterise en ce qu'il comprend en outre l'operation
qui consiste a empecher l'interdiction de la superposition sur le bus
d'arbitrage du numero de priorite affecte d'une unite demandant
l'acces, lorsqu'un signal de
masque est present sur le bus de masque.
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