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Cou
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Tre
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DANS
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Mas-
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Est-a
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Gnal
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DES
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Publication
_________________________________________________________________
Number FR2522220A1
Family ID 2058926
Probable Assignee Burr Brown Research Corp
Publication Year 1983
Title
_________________________________________________________________
FR Title RESEAU DIVISEUR RESISTIF EQUILIBRABLE POUR CONVERTISSEURS
NUMERIQUES/ANALOGIQUES
Abstract
_________________________________________________________________
RESEAU RESISTIF EQUILIBRABLE D'ECHELONNEMENT DESTINE A ETRE UTILISE
DANS DES CONVERTISSEURS NUMERIQUESANALOGIQUES OU SIMILAIRES.
UNE RESISTANCE EQUILIBRABLE 4R SERT, EN COMBINAISON AVEC UNE
RESISTANCE FIXE 2R EN TANT QUE COMPOSANT DU RESEAU DIVISEUR, A
ECHELONNER DES SOURCES DE COURANT APPROXIMATIVEMENT SELECTIONNEES I A
I... AU NOEUD DE CONNEXION, ET A REDUIRE LA CONTRIBUTION RELATIVE DE
BITS D'ORDRE INFERIEUR I- PAR LE REGLAGE DE LA RESISTANCE EQUILIBRABLE
4R QUI EN AUGMENTE LA VALEUR; ON UTILISE AU MOINS DEUX RESISTANCES
EQUILIBRABLES R-R AYANT DES VALEURS RELATIVES INTEGRALES D'ORDRE
INFERIEUR, POUR OBTENIR UN ECHELONNEMENT, SOIT ASCENDANT, SOIT
DESCENDANT AVEC UNE GRANDE PRECISION.
APPLICATION NOTAMMENT AUX CONVERTISSEURS DAC (NUMERIQUESANALOGIQUES)
ET DISPOSITIFS SIMILAIRES.
Description
_________________________________________________________________
La presente demande de brevet se rapporte
a une demande connexe de brevet intitulee " Circuit pour ame-
liorer le rendement de convertisseurs numeriques/analogiques" deposee
a la meme date que la Presente par la meme demanderes- se. L'invention
concerne en general un reseau resistif diviseur ou a echelonnement,
que l'on peut equilibrer ou regler pour realiser des facteurs
demultiplicateurs soit
superieurs,soit inferieurs, et plus particulierement un re-
seau resistif diviseur que l'on peut utilement appliquer a la
multiplication ou demultiplication des combinaisons relatives de bits
d'ordre superieur ou inferieur dans un convertisseur
numerique/analogique ( designe ci-apres par le sigle DAC).
Jusqu'a present, les convertisseurs nume-
riques/analogiques DAC a circuit integre ont ete realises de facon que
les bits d'ordre superieur soient divises de facon binaire dans une
echelle principale et que les bits d'ordre inferieur soient divises de
facon binaire dans une echelle de sortie R-2 R Les bits sont
additionnes a un noeud de sortie, comme le montre par exemple la
figure 1 du dessin annexe, o
Il p I 2 y et I 3 representent les courants de bits d'ordre supe-
rieur, tandis que I 4 a 17 (et au-dessuns, non representes) sont des
sources de courant egales divisees de facon binaire
en une echelle sequentielle R-2 R, comme le montre la figure 1.
Les sources de courant I 1 a I 7 sont
supposees etre basculees par des commutateurs de bits a comman-
de numerique ( non representes).
Au debut, le circuit est regle par un divi-
go seur afin de regler le rapport Il, I 2 y I 3 ainsi que par un re-
gulateur independant afin que les sources de courant I 4 a I 7
apportent des contributions binaires a la sortie Une telle
facon d'operer peut frequemment se traduire par un rapport in-
correct entre les bits d'ordre superieur I a I 7 D'ordinaire, les
sorties de bits d'ordre inferieur sont divisees ou demultipliees ou
echelonnees afin
d'etre additionnees aux bits d'ordre superieur Un reseau divi-
seur ou demultiplicateur equilibrable peut etre utilise pour
diviser la totalite de la sortie de l'echelle R-2 R sans modi-
fier la division binaire executee,a,l'interieur de l'echelle de
sortie L'utilite de cette technique particuliere est severe-
ment limitee si la methode d'equilibrage ( qui regle tradi-
tionnellement les valeurs des resistances dans le sens ascen-
dant) ne peut qu'augmenter ou diminuer la contribution rela- tive des
bits d'ordre inferieur par rapport aux bits d'ordre superieur.
Autrefois, il etait possible de construire un convertisseur
numerique/analogique (DAC) sans recourir a un
reseau a echelle R-2 R en incorporant une approche par commuta-
teur a quatre courants Dans un tel commutateur a qautre cou-
rants, il fallait grouper quatre sources de courant et quatre
commutateurs, de facon que leurs courants soient demultiplies dans un
rapport de 8 4: 2: 1 Dans un convertisseur DAC a 16 bits par exemple,
il y aurait quatre commutateurs a quatre courants La sortie du premier
commutateur a quatre courants
serait reliee directement a la sortie du convertisseur DAC.
La sortie du second commutateur a quatre courants serait divi-
see par 16, la sorie du troisieme commutateur a quatre cou-
rants serait divisee par 256, et la sortie du quatrieme com-
mutateur a quatre courants serait divisee par 4096 Le reseau diviseur
utilise pour echelonner les commutateurs respectifs
a quatre courants comportait deux resistances et pouvait ge-
neralement etre equilibre aussi bien vers le haut que vers le bas Par
exemple, entre les premier et second commutateur
a quatre courants, le circuit diviseur comprendrait une pre-
miere resistance equilibrable de valeur R, et une seconde re-
sistance equilibrable de valeur 15 R, afin de realiser le rap-
port de 16: 1 entre les premier et second commutateur a qua-
tre courants Entre les premier et second commutateur a qua-
tre courants, le circuit diviseur etait forme de resistances
equilibrables dont les valeurs respectives etaient R et 255 R.
Entre les troisieme et quatrieme commutateurs a quatre cou-
rants, les reseaux de drcuits diviseurs se composaient de resis-
tances equilibrables ayant un rapport de R a 4095 R. Il etait
difficile de realiser ces resistances
equilibrables incorporees aux circuits diviseurs avec des rap-
ports de 1: 15, 1: 255, et 1: 4095, et de plus, ces
rapports changeaient dans le temps En outre, il etait parti-
culierement difficile d'equilibrer les resistances (dans les deux
sens) afin d'obtenir une sensibilite et une resolution precises Il
s'ensuivit que l'approche par commutateurs a
quatre courants a ete supplantee par le reseau en echelle R-
2 R Toute-fois, il fallait resoudre le probleme qui consiste dans des
convertisseurs DAC modernes comprenant des reseaux
a echelle R 2 R,a realiser un reseau equilibrable demulti-
plicateur ou diviseur capable a la fois de maintenir les ni-
veaux desires d'impedance du circuit, de permettre un equi-
librage independant des rapports de bits et de pouvoir etre
equilibres ou ajustes pour obtenir une augmentation ou une di-
minution relative de la contribution en bits d'ordre infe-
rieur a la sortie.
Conformement a un mode prefere de realisation de
la Presente invention, il est prevu un reseau diviseur per-
fectionne pour un convertisseur numerique/analogique ou DAC.
Suivant une autre mode de realisation de l'inven-
tion,le reseau diviseur perfectionne pour un convertisseur DAC permet
de regler dans les deux sens la contribution en bits d'ordre inferieur
par rapport a la contribution en bits d'
ordre superieur.
Toutefois, un autre but de l'invention consiste a prevoir un simple
reseau diviseur pu demultiplicateur pour
un convertisseur DAC, reseau dans lequel les valeurs nomina-
les des composants resistifs se situent dans une simple rela-
tion integrale par rapport aux valeurs des resistances dans 1 '
echelle R 2 R. Enfin, l'invention a pour but de prevoir un reseau
perfectionne de demultiplication ou diviseur dans lequel les
rasistances equilibrables sont prevues, en vue d'adapter leurs
capacites necessaires de resolution et de portee;
On decrira maintenant un mode particulier de rea-
lisation de l'invention, constitue par un reseau diviseur ou
demultiplicateur, resistif et equilibrable, qui convient pour etre
utilise dans un convertisseur numerique/analogique
(DAC)et possede la capacite, soit de reduire, soit d'accroi-
tre, le signal fourni par les bits d'ordre inferieur Con-
formement a un mode plus particulier de realisation de l'in-
vention, on decrira un reseau equilibrable de multiplicateur
de ce type pour convertisseur DAC, dans lequel les resistan-
ces equilibrables sont concues de facon a accorder leurs ca-
pacites requises de resolution et de portee.
L'invention sera maintenant decrite plus en de-
tail en se referant au dessi'n annexe, sur lequel: la figure 1 montre
le schema d'un reseau diviseur ou demultiplicateur equilibrable, concu
pour accorder les
contributions relatives de bits d'ordre superieur, represen-
tes par I 1 a 13 y avec des bits d'ordre inferieur I 4 a I 7
La figure 2 montre des details d'un reseau divi-
seur ou demultiplicateur comportant une resistance equilibrable
qui permet de reduire la contribution relative des bits d'or-
dre inferieur, et
La figure 3 montre un reseau diviseur ou demulti-
plicateur comprenant deux resistances equilibrables que l'on peut
regler en vue, soit d'augmenter, soit de diminuer la
contribution relative des bits d'ordre inferieur.
Si l'on se refere tout d'abord a la figure 2, on voit que la
resistance equilibrable 4 R sert,en combinaison avec la resistance
fixe 2 R, en tant que composants du reseau
diviseur, a demultiplier de facon binaire des sources de cou-
rant approximativement selectionnees I a I 7 au noeud de sortie, ainsi
qu'a reduire la contribution relative des bits d'ordre inferieur par
un reglage de la resistance 4 R qui en augmente la valeur Du fait que
la valeur de cette resistance 4 R ne peut etre qu'augmentee par
l'application de techniques classiques de reglage, sa valeur initiale
ou nominale doit etre inferieure a 4 R ( par rapport aux valeurs de
resistance qui se trouvent dans l'echelle R 2 R) d'une quantite qui
est approximativement egale au double des tolerances escomptees dans
les accords nominaux entre les resistances disposees en
echelle Cela signifie qu'il sera necessaire d'operer des re-
glages assez larges de la resistance nominale 4 R, meme au cas
o tous les composants resistifs se trouvent exactement au cen-
tre des limites moyennes.
La mode de realisation que montre la figure 3 cons-
titue un moyen de surmonter cet inconvenient Il s'agit ici
d'une premiere resistance equilibrable RA qui shunte a la mas-
se une fraction des courants de bits I 4 I 7 tandis que la resistance
equilibrable RB determine partiellement la fraction
des courants des bits d'ordre inferieur qui seront addition-
nes a la sortie Le reseau demultiplicateur equilibrable com-
prend, de plus, une troisieme resistance ayant une valeur nominale 2
R, c'est-a-dire la meme que celle des resistances
mises a la masse dans l'echelle R-2 R qui divise les sour-
ces de courant des bits d'ordre inferieur Etant donne que l'impedance
( en regardant vers la droite a partir du noeud
I 5) est egale a 2 R,la resistance fixe que comporte ce re-
seau equilibrable doit avoir la meme valeur, afin que la con-
tribution de I 4 a la sortie soit suffisamment elevee pour etre egale
au double de celle de la source egale de courant I
Les resistances equilibrables RA et RB peu-
vent prendre une gamme de valeurs complementaires, nominales et
discretes, ainsi que l'indique le tableau suivant
RA/R RB/R
1/2 4/9
3/2 12/11
2 4/3
3 12/7
4 2
infini 4 Les valeurs de RA et R ci-dessus sont normalisees par la
valeur nominale des resistances R dans l'echelle R-2 R.
Le dernier cas correspond a la situation que presente la fi-
gure 2,avec les inconvenients observes jusqu'a present qui
caracterisent les autres choix possibles, la paire R A/R = 4
et RB/R = 2 etant la meilleure pour une integration monolithi-
que, du fait que les valeurs resultantes sont des multiples integraux
d'ordre inferieur tant mutuellement que par rapport aux resistances de
l'echelle R 2 R Ainsi, la disposition geometrique des resistances s'en
trouve simplifiee, attendu
que les longueurs des resistances peuvent etre simplement dou-
blees ou quadruplees avec un niveau eleve de certitude de
pouvoir realiser les rapports nominaux desires.
On peut prouver, d'une maniere generale (pour les paires
complementaires de valeurs R A et RB ci-dessus) que le courant de
ortie est invariant lorsqu'on obtient le rapport d'equilibrage
ci-apres: changement de sortie pour changement de pourcentage en R
changement de sortie pour changement de pourcentage en RA
-1 + RA
4 R
Ainsi, au cas o RA= 4 R, la sensibilite d'equilibrage vis-
a-vis de RB' est le contraire et le double de celle qui exis-
te pour RA Ainsi, de preference, la quantite d'ajustage appliquee a RB
sera prevue comme etant egale au double de la resolution et a la
moitie de la gamme ( en pourcentage) de celle appliquue a R A Cela
peut etre obtenu simplement dans le cas o R A/R = 4, et R B/R = 2, en
prevoyant une partie fixe ( non reglee) de RB ayant la valeur de R, et
une partie ajustee de valeur R de configuration identique pour chacune
des quatre resistances unitaires de R ' de facon que tant A RA que RB
produisent des effets de reglage absolu egaux
sur la sortie.
Bien que l'invention ait ete decrite plus particu-
lierement en se referant a quelques modes preferes de l'in-
vention, il ressortira clairement a tout specialiste dans 1 ' artque
ce qui precede, ainsi que d'autres changements tant dans la forme que
dans le detail peuvent etre apportes sans s'ecarter des principes de
base de l'invention Par exemple,
on peut utiliser des reseaux resistifs demultiplicateurs con-
formement aux indications qui precedent pour fixer les rap-
ports entre plus de deux systemes ou groupes de sources de courant
et/ou pour des applications autres que des dispositifs
de conversion numerique/Analogique.
Claims
_________________________________________________________________
REVENDICATIONS
1 Reseau resistif equilibrable demultiplicateur pour regler avec
precision un niveau de signal a une borne de sortie d'un convertisseur
numerique/analogique, comprenant en combinaison:
un premier moyen resistif (RA) fournissant une pre-
miere impedance, couple a une echelle de resistance (R 2 R); une
premiere source de courant (I 1, 12, 13) couplee
a ladite echelle de resistance (R 2 R) par l'intermediaire du-
dit premier moyen resistif ( 4 R 2 R), caracterise en ce que:
a) un pecond: moyen resistif equilibrable (RB) cou-
ple entre ladite premiere source de courant (Il, 12, 13) et une masse
analogique, et b) un troisieme moyen resistif equilibrable (R) couple
entre la premiere source de courant (I 1, I 2 I 3) et son point de
connexion avec le second moyen resistif (R 2 R) et ladite borne de
sortie, lesdits second et troisieme moyens resistifs controlant la
relation entre la source de courant et le niveau du signal 2 Reseau
selon la revendication 1,caracterise en ce que le second moyen
resistif a une valeur nominale egale
au double dudit troisieme moyen resistif.
3 Reseau selon l'une ou l'autre des revendications
1 ou 2, caracterise en ce que ledit second moyen resistif equilibrable
et ledit troisieme moyen resistif equilibrable
possedent des portees absolues d'equilibrage qui sont pratique-
ment egales.
4 Reseau selon l'une quelconque des revendica-
tions 1 a 3, dans lequel ledit convertisseur numerique/analo-
gique comprend un reseau d'echelonnement R 2 R, pour fixer le rapport
de la contribution des moyens generateurs de bits de niveau inferieur
( I 1 A I 3) et de moyens distincts generateurs
de bits superieurs (I 4 A 17) caracterise en ce qu'il com-
prend un moyen resistif d'echelonnement comportant lesdits second (RA)
et troisieme (RB) moyens resistifs equilibrables
pour regler les contributions relatives des bits d'ordre infe-
rieur et superieur autour de limites moyennes predeterminees.
Reseau selon la revendication 4, caracterise
en ce que lesdits second et troisieme moyens resistifs sont sensi-
blement dans un rapport de 2 a 1 avec l'une des resistances dudit
echelon R 2 R
6 Reseau selon la revendication 4, caracte-
rise en ce que lesdits secondet troisieme moyens resistifs
produisent des effets absolus pratiquement egaux dans le si-
gnal de sortie dudit convertisseur numerique/analogique.
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